Транзистор 2482s параметры: C2482 транзистор аналог

Содержание

Процессор Intel® Core™ i5-10500 (12 МБ кэш-памяти, до 4,50 ГГц) Спецификации продукции

Дата выпуска

Дата выпуска продукта.

Литография

Литография указывает на полупроводниковую технологию, используемую для производства интегрированных наборов микросхем и отчет показывается в нанометре (нм), что указывает на размер функций, встроенных в полупроводник.

Условия использования

Условия использования представляют собой условия окружающей среды и эксплуатации, вытекающие из контекста использования системы.
Информацию об условиях использования конкретного SKU см. в отчете PRQ.
Информацию о текущих условиях использования см. в разделе Intel UC (сайт CNDA)*.

Количество ядер

Количество ядер — это термин аппаратного обеспечения, описывающий число независимых центральных модулей обработки в одном вычислительном компоненте (кристалл).

Количество потоков

Поток или поток выполнения — это термин программного обеспечения, обозначающий базовую упорядоченную последовательность инструкций, которые могут быть переданы или обработаны одним ядром ЦП.

Базовая тактовая частота процессора

Базовая частота процессора — это скорость открытия/закрытия транзисторов процессора. Базовая частота процессора является рабочей точкой, где задается расчетная мощность (TDP). Частота измеряется в гигагерцах (ГГц) или миллиардах вычислительных циклов в секунду.

Максимальная тактовая частота с технологией Turbo Boost

Максимальная тактовая частота в режиме Turbo — это максимальная тактовая частота одноядерного процессора, которую можно достичь с помощью поддерживаемых им технологий Intel® Turbo Boost и Intel® Thermal Velocity Boost. Частота измеряется в гигагерцах (ГГц) или миллиардах вычислительных циклов в секунду.

Кэш-память

Кэш-память процессора — это область быстродействующей памяти, расположенная в процессоре. Интеллектуальная кэш-память Intel® Smart Cache указывает на архитектуру, которая позволяет всем ядрам совместно динамически использовать доступ к кэшу последнего уровня.

Частота системной шины

Шина — это подсистема, передающая данные между компонентами компьютера или между компьютерами. В качестве примера можно назвать системную шину (FSB), по которой происходит обмен данными между процессором и блоком контроллеров памяти; интерфейс DMI, который представляет собой соединение «точка-точка» между встроенным контроллером памяти Intel и блоком контроллеров ввода/вывода Intel на системной плате; и интерфейс Quick Path Interconnect (QPI), соединяющий процессор и интегрированный контроллер памяти.

Частота с технологией Intel® Turbo Boost 2.0

Тактовая частота с технологией Intel® Turbo Boost 2.0 — это максимальная тактовая частота одного ядра процессора, которую можно достичь с помощью технологии Intel® Turbo Boost. Частота обычно измеряется в гигагерцах (ГГц) или миллиардах вычислительных циклов в секунду.

Расчетная мощность

Расчетная тепловая мощность (TDP) указывает на среднее значение производительности в ваттах, когда мощность процессора рассеивается (при работе с базовой частотой, когда все ядра задействованы) в условиях сложной нагрузки, определенной Intel. Ознакомьтесь с требованиями к системам терморегуляции, представленными в техническом описании.

Доступные варианты для встраиваемых систем

Доступные варианты для встраиваемых систем указывают на продукты, обеспечивающие продленную возможность приобретения для интеллектуальных систем и встроенных решений. Спецификация продукции и условия использования представлены в отчете Production Release Qualification (PRQ). Обратитесь к представителю Intel для получения подробной информации.

Поиск продукции с Доступные варианты для встраиваемых систем

Макс. объем памяти (зависит от типа памяти)

Макс. объем памяти означает максимальный объем памяти, поддерживаемый процессором.

Типы памяти

Процессоры Intel® поддерживают четыре разных типа памяти: одноканальная, двухканальная, трехканальная и Flex.

Макс. число каналов памяти

От количества каналов памяти зависит пропускная способность приложений.

Макс. пропускная способность памяти

Макс. пропускная способность памяти означает максимальную скорость, с которой данные могут быть считаны из памяти или сохранены в памяти процессором (в ГБ/с).

Поддержка памяти ECC

Поддержка памяти ECC указывает на поддержку процессором памяти с кодом коррекции ошибок. Память ECC представляет собой такой типа памяти, который поддерживает выявление и исправление распространенных типов внутренних повреждений памяти. Обратите внимание, что поддержка памяти ECC требует поддержки и процессора, и набора микросхем.

Поиск продукции с Поддержка памяти ECC

Встроенная в процессор графическая система

Графическая система процессора представляет собой интегрированную в процессор схему обработки графических данных, которая формирует работу функций видеосистемы, вычислительных процессов, мультимедиа и отображения информации. Системы HD-графики Intel®, Iris™ Graphics, Iris Plus Graphics и Iris Pro Graphics обеспечивают расширенное преобразование медиа-данных, высокие частоты кадров и возможность демонстрации видео в формате 4K Ultra HD (UHD). Для получения дополнительной информации см. страницу Технология Intel® Graphics.

Базовая частота графической системы

Базовая частота графической системы — это номинальная/гарантированная тактовая частота рендеринга графики (МГц).

Макс. динамическая частота графической системы

Макс. динамическая частота графической системы — это максимальная условная частота рендеринга (МГц), поддерживаемая HD-графикой Intel® с функцией Dynamic Frequency.

Макс. объем видеопамяти графической системы

Максимальное количество памяти, доступное для графической системы процессора. Графическая система процессора использует ту же память, что и сам процессор (с учетом ограничений для ОС, драйвера и системы т.д).

Поддержка 4K

Поддержка 4K определяет способность продукта воспроизводить данные с разрешением, как минимум, 3840 x 2160.

Макс. разрешение (HDMI 1.4)‡

Максимальное разрешение (HDMI) — максимальное разрешение, поддерживаемое процессором через интерфейс HDMI (24 бита на пиксель с частотой 60 Гц). Системное разрешение или разрешение экрана зависит от нескольких факторов дизайна системы, а именно, фактическое разрешение в системе может быть ниже.

Макс. разрешение (DP)‡

Максимальное разрешение (DP) — максимальное разрешение, поддерживаемое процессором через интерфейс DP (24 бита на пиксель с частотой 60 Гц). Системное разрешение или разрешение экрана зависит от нескольких факторов дизайна системы, а именно, фактическое разрешение в системе может быть ниже.

Макс. разрешение (eDP — встроенный плоский экран)

Максимальное разрешение (встроенный плоский экран) — максимальное разрешение, поддерживаемое процессором для встроенного плоского экрана (24 бита на пиксель с частотой 60 Гц). Системное разрешение или разрешение экрана зависит от нескольких факторов дизайна системы; фактическое разрешение на устройстве может быть ниже.

Поддержка DirectX*

DirectX* указывает на поддержку конкретной версии коллекции прикладных программных интерфейсов Microsoft для обработки мультимедийных вычислительных задач.

Поддержка OpenGL*

OpenGL (Open Graphics Library) — это язык с поддержкой различных платформ или кроссплатформенный прикладной программный интерфейс для отображения двухмерной (2D) и трехмерной (3D) векторной графики.

Intel® Quick Sync Video

Технология Intel® Quick Sync Video обеспечивает быструю конвертацию видео для портативных медиапроигрывателей, размещения в сети, а также редактирования и создания видео.

Поиск продукции с Intel® Quick Sync Video

Технология InTru 3D

Технология Intel InTru 3D позволяет воспроизводить трехмерные стереоскопические видеоматериалы в формате Blu-ray* с разрешением 1080p, используя интерфейс HDMI* 1.4 и высококачественный звук.

Технология Intel® Clear Video HD

Технология Intel® Clear Video HD, как и предшествующая ее появлению технология Intel® Clear Video, представляет собой набор технологий кодирования и обработки видео, встроенный в интегрированную графическую систему процессора. Эти технологии делают воспроизведение видео более стабильным, а графику — более четкой, яркой и реалистичной. Технология Intel® Clear Video HD обеспечивает более яркие цвета и более реалистичное отображение кожи благодаря улучшениям качества видео.

Технология Intel® Clear Video

Технология Intel® Clear Video представляет собой набор технологий кодирования и обработки видео, встроенный в интегрированную графическую систему процессора. Эти технологии делают воспроизведение видео более стабильным, а графику — более четкой, яркой и реалистичной.

Редакция PCI Express

Редакция PCI Express — это версия, поддерживаемая процессором. PCIe (Peripheral Component Interconnect Express) представляет собой стандарт высокоскоростной последовательной шины расширения для компьютеров для подключения к нему аппаратных устройств. Различные версии PCI Express поддерживают различные скорости передачи данных.

Конфигурации PCI Express

Конфигурации PCI Express (PCIe) описывают доступные конфигурации каналов PCIe, которые можно использовать для привязки каналов PCH PCIe к устройствам PCIe.

Макс. кол-во каналов PCI Express

Полоса PCI Express (PCIe) состоит из двух дифференциальных сигнальных пар для получения и передачи данных, а также является базовым элементом шины PCIe. Количество полос PCI Express — это общее число полос, которое поддерживается процессором.

Поддерживаемые разъемы

Разъемом называется компонент, которые обеспечивает механические и электрические соединения между процессором и материнской платой.

Спецификации системы охлаждения

Рекомендуемая спецификация системы охлаждения Intel для надлежащей работы процессора.

T

JUNCTION

Температура на фактическом пятне контакта — это максимальная температура, допустимая на кристалле процессора.

Поддержка памяти Intel® Optane™

Память Intel® Optane™ представляет собой новый революционный класс энергонезависимой памяти, работающей между системной памятью и устройствами хранения данных для повышения системной производительности и оперативности. В сочетании с драйвером технологии хранения Intel® Rapid она эффективно управляет несколькими уровнями систем хранения данных, предоставляя один виртуальный диск для нужд ОС, обеспечивая тем самым хранение наиболее часто используемой информации на самом быстродействующем уровне хранения данных. Для работы памяти Intel® Optane™ необходимы специальная аппаратная и программная конфигурации. Чтобы узнать о требованиях к конфигурации, посетите сайт https://www.intel.com/content/www/ru/ru/architecture-and-technology/optane-memory.html.

Intel® Thermal Velocity Boost

Intel® Thermal Velocity Boost (Intel® TVB) — это функция, которая своевременно и автоматически повышает тактовую частоту одноядерных и многоядерных процессоров, имеющих поддержку технологии Intel® Turbo Boost, в зависимости от того, насколько текущая рабочая температура процессора ниже максимума и каковы доступные возможности повышения частоты. Повышение частоты и его продолжительность зависят от рабочей нагрузки, возможностей процессора и системы охлаждения.

Технология Intel® Turbo Boost Max 3.0

Технология Intel® Turbo Boost Max 3.0 определяет лучшую производительность ядер в процессоре и обеспечивает увеличенную производительность в ядрах с помощью возрастающей по мере необходимости частоты, пользуясь преимуществом резерва мощности и температуры.

Технология Intel® Turbo Boost

Технология Intel® Turbo Boost динамически увеличивает частоту процессора до необходимого уровня, используя разницу между номинальным и максимальным значениями параметров температуры и энергопотребления, что позволяет увеличить эффективность энергопотребления или при необходимости «разогнать» процессор.

Технология Intel® Hyper-Threading

Intel® Hyper-Threading Technology (Intel® HT Technology) обеспечивает два потока обработки для каждого физического ядра. Многопоточные приложения могут выполнять больше задач параллельно, что значительно ускоряет выполнение работы.

Поиск продукции с Технология Intel® Hyper-Threading

Технология виртуализации Intel® (VT-x)

Технология Intel® Virtualization для направленного ввода/вывода (VT-x) позволяет одной аппаратной платформе функционировать в качестве нескольких «виртуальных» платформ. Технология улучшает возможности управления, снижая время простоев и поддерживая продуктивность работы за счет выделения отдельных разделов для вычислительных операций.

Поиск продукции с Технология виртуализации Intel® (VT-x)

Технология виртуализации Intel® для направленного ввода/вывода (VT-d)

Технология Intel® Virtualization Technology для направленного ввода/вывода дополняет поддержку виртуализации в процессорах на базе архитектуры IA-32 (VT-x) и в процессорах Itanium® (VT-i) функциями виртуализации устройств ввода/вывода. Технология Intel® Virtualization для направленного ввода/вывода помогает пользователям увеличить безопасность и надежность систем, а также повысить производительность устройств ввода/вывода в виртуальных средах.

Поиск продукции с Технология виртуализации Intel® для направленного ввода/вывода (VT-d)

Intel® VT-x с таблицами Extended Page Tables (EPT)

Intel® VT-x с технологией Extended Page Tables, известной также как технология Second Level Address Translation (SLAT), обеспечивает ускорение работы виртуализованных приложений с интенсивным использованием памяти. Технология Extended Page Tables на платформах с поддержкой технологии виртуализации Intel® сокращает непроизводительные затраты памяти и энергопотребления и увеличивает время автономной работы благодаря аппаратной оптимизации управления таблицей переадресации страниц.

Intel® TSX-NI

Intel® Transactional Synchronization Extensions New Instructions (Intel® TSX-NI) представляют собой набор команд, ориентированных на масштабирование производительности в многопоточных средах. Эта технология помогает более эффективно осуществлять параллельные операции с помощью улучшенного контроля блокировки ПО.

Архитектура Intel® 64

Архитектура Intel® 64 в сочетании с соответствующим программным обеспечением поддерживает работу 64-разрядных приложений на серверах, рабочих станциях, настольных ПК и ноутбуках.¹ Архитектура Intel® 64 обеспечивает повышение производительности, за счет чего вычислительные системы могут использовать более 4 ГБ виртуальной и физической памяти.

Поиск продукции с Архитектура Intel® 64

Набор команд

Набор команд содержит базовые команды и инструкции, которые микропроцессор понимает и может выполнять. Показанное значение указывает, с каким набором команд Intel совместим данный процессор.

Расширения набора команд

Расширения набора команд — это дополнительные инструкции, с помощью которых можно повысить производительность при выполнении операций с несколькими объектами данных. К ним относятся SSE (Поддержка расширений SIMD) и AVX (Векторные расширения).

Состояния простоя

Режим состояния простоя (или C-состояния) используется для энергосбережения, когда процессор бездействует. C0 означает рабочее состояние, то есть ЦПУ в данный момент выполняет полезную работу. C1 — это первое состояние бездействия, С2 — второе состояние бездействия и т.д. Чем выше численный показатель С-состояния, тем больше действий по энергосбережению выполняет программа.

Enhanced Intel SpeedStep® Technology (Усовершенствованная технология Intel SpeedStep®)

Усовершенствованная технология Intel SpeedStep® позволяет обеспечить высокую производительность, а также соответствие требованиям мобильных систем к энергосбережению. Стандартная технология Intel SpeedStep® позволяет переключать уровень напряжения и частоты в зависимости от нагрузки на процессор. Усовершенствованная технология Intel SpeedStep® построена на той же архитектуре и использует такие стратегии разработки, как разделение изменений напряжения и частоты, а также распределение и восстановление тактового сигнала.

Технологии термоконтроля

Технологии термоконтроля защищают корпус процессора и систему от сбоя в результате перегрева с помощью нескольких функций управления температурным режимом. Внутрикристаллический цифровой термодатчик температуры (Digital Thermal Sensor — DTS) определяет температуру ядра, а функции управления температурным режимом при необходимости снижают энергопотребление корпусом процессора, тем самым уменьшая температуру, для обеспечения работы в пределах нормальных эксплуатационных характеристик.

Технология защиты конфиденциальности Intel®

Технология защиты конфиденциальности Intel® — встроенная технология безопасности, основанная на использовании токенов. Эта технология предоставляет простые и надежные средства контроля доступа к коммерческим и бизнес-данным в режиме онлайн, обеспечивая защиту от угроз безопасности и мошенничества. Технология защиты конфиденциальности Intel® использует аппаратные механизмы аутентификации ПК на веб-сайтах, в банковских системах и сетевых службах, подтверждая уникальность данного ПК, защищает от несанкционированного доступа и предотвращает атаки с использованием вредоносного ПО. Технология защиты конфиденциальности Intel® может использоваться в качестве ключевого компонента решений двухфакторной аутентификации, предназначенных для защиты информации на веб-сайтах и контроля доступа в бизнес-приложения.

Программа Intel® Stable Image Platform (Intel® SIPP)

Программа Intel® SIPP (Intel® Stable Image Platform Program) подразумевает нулевые изменения основных компонентов платформ и драйверов в течение не менее чем 15 месяцев или до следующего выпуска поколения, что упрощает эффективное управление конечными вычислительными системами ИТ-персоналом.
Подробнее о программе Intel® SIPP

Новые команды Intel® AES

Команды Intel® AES-NI (Intel® AES New Instructions) представляют собой набор команд, позволяющий быстро и безопасно обеспечить шифрование и расшифровку данных. Команды AES-NI могут применяться для решения широкого спектра криптографических задач, например, в приложениях, обеспечивающих групповое шифрование, расшифровку, аутентификацию, генерацию случайных чисел и аутентифицированное шифрование.

Поиск продукции с Новые команды Intel® AES

Secure Key

Технология Intel® Secure Key представляет собой генератор случайных чисел, создающий уникальные комбинации для усиления алгоритмов шифрования.

Intel® Software Guard Extensions (Intel® SGX)

Расширения Intel® SGX (Intel® Software Guard Extensions) открывают возможности создания доверенной и усиленной аппаратной защиты при выполнении приложениями важных процедур и обработки данных. ПО Intel® SGX дает разработчикам возможность распределения кода программ и данных по защищенным центральным процессором доверенным средам выполнения, TEE (Trusted Execution Environment).

Технология Intel® Trusted Execution

Технология Intel® Trusted Execution расширяет возможности безопасного исполнения команд посредством аппаратного расширения возможностей процессоров и наборов микросхем Intel®. Эта технология обеспечивает для платформ цифрового офиса такие функции защиты, как измеряемый запуск приложений и защищенное выполнение команд. Это достигается за счет создания среды, где приложения выполняются изолированно от других приложений системы.

Поиск продукции с Технология Intel® Trusted Execution

Функция Бит отмены выполнения

Бит отмены выполнения — это аппаратная функция безопасности, которая позволяет уменьшить уязвимость к вирусам и вредоносному коду, а также предотвратить выполнение вредоносного ПО и его распространение на сервере или в сети.

Intel® Boot Guard

Технология Intel® Device Protection с функциями Boot Guard используется для защиты систем от вирусов и вредоносных программ перед загрузкой операционных систем.

Тенденции транзисторы a1013 комфорта и стиля Popular Items Arrival

О продукте и поставщиках:

Выбирайте наиболее подходящие. транзисторы a1013 для вас на Alibaba.com и добавляете роскоши своей внешности. Файл. транзисторы a1013 бывают самых разных стилей и дизайнов, которые превращают вашу коллекцию в единую с огромным разнообразием. Все эти функции доступны по невероятно хорошим скидкам, что делает их очень доступными. Благодаря этой обширной коллекции все покупатели могут быть уверены, что никогда не упустят именно тот тип транзисторы a1013, которое они ищут.

Все . транзисторы a1013 изготавливаются из материалов премиум-класса, которые обеспечивают элегантный внешний вид, долговечность и легкость очистки. Помимо эстетической привлекательности, материалы в этих материалах. транзисторы a1013 достаточно пористые, чтобы обеспечить воздухопроницаемость, комфорт и безопасность. Файл. транзисторы a1013 стили и материалы также обеспечивают поддержку стопы за счет соответствующих пяток, размера носка и подходящей анатомической подставки для ног. Кроме того, они дополняют различные типы одежды, начиная от джинсов, хаки и многих других видов повседневной одежды.

транзисторы a1013 дизайнеры и поставщики на Alibaba.com учли различные факторы, включая погодные условия. Есть. транзисторы a1013 подходит для холодного времени года, а других - для более жарких погодных условий. Еще один важный фактор - это размер файла. транзисторы a1013. Никому не нужно беспокоиться о размере своей стопы, потому что они доступны во всех размерах. Максимально используйте эти предложения и произведите впечатление на себя, своего друга или любимого человека.

Пополните свой счет с помощью этих увлекательных. транзисторы a1013 варьируется на Alibaba.com, сохраняя при этом превосходное качество. транзисторы a1013 продавцы и оптовые торговцы наверняка найдут выгодные сделки при оптовых закупках. Найдите гарантированное послепродажное обслуживание и продукцию безупречного качества всего в одном клике.

Примеры решения задач. Задача 1. По выходным характеристикам транзистора, включенного по схеме с общим эмиттером (рис

Задача 1. По выходным характеристикам транзистора, включенного по схеме с общим эмиттером (рис. 1), определить коэффициент усиления по току β (параметр h21) для точки А, характеризующейся напряжением коллектор-эмиттер UКЭ=25 В и током базы Iб=500 мкА. Пересчитать коэффициент усиления по току этого транзистора при его включении по схеме с общей базой.

Решение. 1. Находим заднюю точку А на семействе выходных характеристик транзистора (рис. 1).

2. Опускаем перпендикуляр из точки А на горизонтальную ось до пересечения с ближней кривой и обозначаем точку пересечения В.

3. Из построения видно, что отрезок АВ представляет собой разность двух значений токов коллектора ∆ IК и тока базы ∆ IК

определяем их значение:

∆ IК=АВ=38-32=6 мА=6000 мкА;

∆ Iб=АВ=500-400-100 мкА

коэффициент усиления по току при UКЭ=25 В

4. Определяем коэффициент усиления этого транзистора по току при его включении по схеме с общей базой. Так как ; то

 

 
 

 

 

Рис. 1

Задача 2. По выходным характеристикам транзистора, включенного по схеме с общим эмиттером (рис. 1), для точки М, характеризующейся UКЭ=15 В и током Iб =300 мкА. Определить выходную проводимость h22.


Решение. 1. Находим заднюю точку М на семействе выходных характеристик транзистора (рис. 9).

2. Строим треугольник абс таким образом, чтобы точка М была на середине гипотенузы этого треугольника. Из треугольника абс находим аб= ∆UКЭ=20-10=10 В; бс=∆IК=24-21=3 мА

Используя формулу при

Находим (Сименс) См.

 

Задача 3. По выходным характеристикам транзистора, включенного по схеме с общим эмиттером (рис. 2) определить графическим путем входное сопротивление транзистора h11 для точки А, характеризующейся напряжением UКЭ=0 и током базы Iб=0,12 мА.

Решение. 1. Находим заднюю точку А на семействе выходных характеристик транзистора (рис. 2).

2. Строим прямоугольный треугольник абс каким образом, чтобы точка А оказалась на середине гипотенузы этого треугольника, а прямой угол оказался на соседней входной характеристике.

3. Из построения видно, что отрезок , а отрезок

 

       
   

 

Рис. 2 Рис. 3

Входное сопротивление при UЭК=const

 

Задача 4. По выходным характеристикам транзистора, включенного по схеме с общим эмиттером (рис. 3) определить графическим путем коэффициент обратной связи h12 для точки А, характеризующейся напряжением UКЭ =0 и током базы Iб =4мА.

Решение. 1. Находим заднюю точку А на семействе выходных характеристик транзистора (рис. 3).

2. Через точку А проводим линию, параллельную оси абсцисс, до пересечения с соседней характеристикой.

3. Из построения можно определить:

∆UКЭ=5-0=5 В; ∆ Uбэ=0,85-0,76=0,09 В

при Iб=const

 

ВОПРОСЫ К ЗАДАНИЮ №1


Вопрос №1

Вариант Вопрос
Электроны в твердых телах.
Собственная электронная и дырочная электропроводность.
Примесная электропроводность.
Электронно-дырочный переход.
Переход металл-полупроводник.
Приборы с гетерогенными переходами.
Вольамперная характеристика полупроводникового диода.
Емкость и температурные свойства полупроводниковых диодов.
Применения полупроводниковых диодов для выпрямления переменного тока. Схемы выпрямления.
Физические процессы в биполярном транзисторе.

 

Вопрос №2

Вариант Вопрос
Основные типы полупроводниковых диодов.
Полупроводниковые стабилитроны. Характеристики. Схемы включения.
Варикапы. Характеристики схемы включения.
Туннельные диоды. Характеристики. Область применения.
Фото и светодиоды. Характеристики. Область применения.
Характеристики и параметры биполярных транзисторов.
Полевые транзисторы. Характеристики. Параметры.
Тиристоры. Характеристики. Параметры. Область применения.
Оптоэлектронные приборы.
Полупроводниковые резисторы.

 

Проблемы параллельного соединения SiC MOSFET

Введение

Доказано, что высокая производительность силовых карбидокремниевых полупроводниковых приборов (SiC) может широко использоваться [1] в корректорах коэффициента мощности [2], системах телекоммуникации [3] и микросетях [4], а также в области ветроэнергетики [5], для высоковольтной передачи энергии постоянным током [6], многоуровневого преобразования [7, 8], в инверторах приводов [9–11], в автомобилестроении [12–14], солнечной энергетике [16] и для DC/DC-преобразования [17–19]. Эти устройства можно классифицировать как «высокоэффективные», «высокочастотные» или «высокотемпературные», где применяется силовая электроника на базе SiC [1]. В зависимости от поставленной задачи используются различные специфические особенности приборов на основе SiC.

В настоящее время производятся сравнительно небольшие кристаллы SiC для слаботочных дискретных приборов [20, 21]. Для расширения диапазона токов предлагаются два решения: параллельное соединение нескольких однокристальных дискретных транзисторов и параллельное соединение чипов в пределах силового модуля. Первое решение было детально изучено применительно к полевым SiC JFET [20, 21], биполярным [22] и полевым MOSFET-транзисторам [23, 24]. Независимо от типа и разброса параметров SiC-приборов все исследования показали, что топология схемы и особенно неравномерное распределение паразитных элементов в ней являются ключевыми факторами, влияющими на эффективность параллельного включения одночиповых SiC-приборов.

Считается, однако, что для «мультичиповых» модулей влияние внешней топологии схемы на динамические характеристики будет менее значимым, если внутри модуля параллельные цепи расположены симметрично. Также было показано, что проблемы, связанные с «эффектом Миллера», влияют на стабильность работы модуля [25, 26]. В частности, «эффект Миллера» может привести к случайному включению и самоподдерживающимся осцилляциям между емкостями Миллера параллельно соединенных чипов и паразитными индуктивностями внешних цепей и цепей подключения самого модуля. В работе [27] предложена схема драйвера, позволяющая снизить «эффект Миллера» за счет замедления переходных процессов SiC JFET. Аналогичные решения были предложены также для SiC MOSFET и других силовых JFET-модулей [28–33].

Еще одним способом расширения диапазона мощности до сотен киловольт-ампер, который детально не изучался в отношении SiC, является параллельное соединение силовых модулей. Этот вопрос подробно рассмотрен для кремниевых Si IGBT [34, 35]. Также известен метод наращивания мощности путем параллельного соединения преобразователей [36]. Были проведены исследования с использованием модулей SiC MOSFET для оценки эффективности их применения при высокой температуре и высокой частоте [37–42]. Для разработки высокоэффективного конвертера на базе параллельного соединения модулей необходимо решить несколько задач. Процесс проектирования драйвера затворов и топологии силового каскада должен соответствовать цели проектирования всей системы (т. е. получения высокого КПД, высокой частоты переключения или высокой рабочей температуры).

Кроме того, при разработке системы необходимо обеспечить защиту от короткого замыкания (КЗ). Высокие токи перегрузки приводят к значительному сокращению срока службы приборов [43–47]. В отличие от предыдущих исследований параллельной работы ключей для увеличения мощности [20–24], в данной работе представлены потенциальные преимущества и особенности процесса проектирования с использованием массива параллельно соединенных SiC MOSFET в трехфазном двухуровневом конвертере напряжения (VSC) для моторного привода мощностью 312 кВ·А [48, 49]. Цель данного исследования состоит в подтверждении того факта, что на большей мощности можно обеспечить более высокую эффективность преобразования на частотах выше 20 кГц, чем у соответствующих VSC на кремниевых приборах [50]. В частности, достижение этой цели позволяет сократить размеры выходного фильтра, что очень важно для малогабаритных систем.

В данной работе представлен VSC с десятью параллельными полумостовыми модулями MOSFET SiC в каждой фазе. В разделе II приведены технические требования, описан процесс проектирования, в разделе III подробно рассмотрен процесс разработки драйвера затворов. В разделе IV представлены результаты экспериментальных исследований для нескольких рабочих режимов, а также расчеты потерь мощности и эффективности преобразования. Полученные результаты обсуждаются в разделе V.

 

Технические требования и конструкция трехфазного инвертора

Как было отмечено ранее, целью разработки трехфазного инвертора является достижение высокой эффективности преобразования (> 99%) при относительно высокой частоте коммутации (20 кГц). Выходной ток устройства — 450 АRMS (амплитуда — 636 А), напряжение питания 650 В. При выходном напряжении 400 В номинальная мощность трехфазного инвертора составляет 312 кВ·А.

Для оценки эффективности необходимо измерить уровень статических и динамических потерь инвертора и драйвера затворов. Сопротивление открытого канала транзистора, определяющее потери проводимости, необходимо снижать, поэтому силовые ключи соединяются параллельно. Полумостовой SiC-модуль, использованный в разработке (CAS100h22AM1), имеет рабочее напряжение 1200 В и ток 168 A при комнатной температуре (RT, рис. 1a). Каждое плечо модуля состоит из пяти параллельных чипов 80 мОм SiC MOSFET и пяти антипараллельных SiC-диодов Шоттки (рис. 1б).

Рис. 1.
а) Внешний вид SiC-модуля;
б) схема расположение одиночных ключей в SiC MOSFET-модуле;
в) эквивалентные схемы одиночного ключа и модуля

Общая площадь кристаллов MOSFET составляет 80 мм2, сопротивление открытого канала при RT — 16 мОм. В соответствии с размещением чипов эквивалентная схема модуля представлена на рис. 1в. На рисунке элементы LD, LS и LG представляют собой сумму распределенных индуктивностей стока, истока и выводов затвора соответственно. Эти паразитные индуктивности влияют на динамические характеристики и, следовательно, на коммутационные потери при параллельном соединении [20–24].

Параллельное соединение силовых модулей увеличивает общую площадь кристаллов и уменьшает сопротивление RDS_on, благодаря чему снижаются потери проводимости, как показано на рис. 2a. Считается, что соединение десяти модулей в параллель обеспечивает компромисс между статическими потерями, плотностью тока и сложностью системы. При использовании такой схемы потери проводимости должны составлять от 0,3 до 0,4% номинальной мощности (рис. 2б). Это значение согласуется с целью проекта (общие потери <1%). Детальное рассмотрение кривой на рис. 2б показывает небольшой отрицательный температурный коэффициент потерь проводимости при Т ниже +40 °C. Однако это не является проблемой, поскольку расчетная рабочая температура составляет приблизительно +75 °C. Отметим, что параллельные модули были использованы без подбора по параметрам.

Рис. 2.
а) Относительная зависимость потерь проводимости от температуры кристаллов и количества параллельных модулей;
б) относительная зависимость потерь проводимости от температуры кристаллов для десяти параллельных модулей CAS100h22AM1 — расчеты на основе данных спецификации

Схема фазной стойки с десятью параллельными SiC-модулями показана на рис. 3а. Расчеты показали, что такая схема отвечает требованиям по эффективности и плотности тока. При этом сопротивление канала и статические потери уменьшаются в 10 раз, в то время как потери переключения остаются неизменными. Кроме того, на номинальной нагрузке ток каждого модуля оказывается достаточно большим, для того чтобы увеличить температуру кристаллов до уровня, когда RDS_on имеет положительный ТКС. Это необходимое требование для работы механизма автоматической балансировки токов.

Рис. 3.
а) Эквивалентная схема фазной стойки;
б) топология шин инвертора;
в) внешний вид силовой секции трехфазного инвертора

Для повышения эффективности каналы MOSFET используются также в обратном направлении [52]. Длительность диапазона «мертвого» времени, составляющая 600 нс, выбрана для предотвращения короткого замыкания по DC-цепи, поскольку в течение этого времени антипараллельные диоды находятся в состоянии проводимости. Для уменьшения и балансировки паразитных индуктивностей силовые модули в экспериментальной установке размещены симметрично. Этому также способствует U-образная форма шин в каждой фазе — положительные и отрицательные слои шины расположены друг над другом, поэтому их распределенные индуктивности частично компенсируются, что видно на рис. 3б. На нем синим и красным цветом показано магнитное поле, создаваемое положительной (нижней) и отрицательной (верхней) шинами соответственно.

Подобная конфигурация схемы уже рассматривалась в отношении дискретных транзисторов [9], однако в нашем случае в инверторе применены силовые модули. Из-за большого размера устройства емкость DC-шины разнесена по всей цепи, что обеспечивает минимальное расстояние от источника энергии до SiC-модулей. Кроме того, в звене постоянного тока выполнены восемь промежуточных соединений. В результате этого ток, включая гармонику второго порядка, равномерно распределяется между конденсаторами. Промежуточные соединения делают поведение матрицы конденсаторов схожим с поведением одиночного конденсатора. Кроме того, силовые модули управляются от собственных распределенных драйверов затворов, что позволяет снизить паразитную индуктивность цепей управления. Это важно для минимизации эффекта Миллера. Фотография силовой секции инвертора с предложенной конструкцией DC-шины и распределенной емкостью звена постоянного тока показана на рис. 3в.

SiC-приборы могут работать на более высоких частотах переключения, что позволяет уменьшить емкость звена постоянного тока. Это упрощает конструкцию DC-шины, дает возможность распределить вдоль нее большое количество сравнительно маленьких конденсаторов и приблизить их к силовым модулям. В данной разработке использованы металлизированные полипропиленовые пленочные конденсаторы MKP, отвечающие требованиям к номинальному напряжению и емкости.

Одна из задач разработки состоит в демонстрации возможности использования параллельного соединения ключей с меньшим номинальным током. Маломощные модули переключаются быстрее, что позволяет достичь и большего быстродействия, и более высокой нагрузочной способности. С учетом информации, представленной в работе [51], емкость звена постоянного тока рассчитана с учетом максимальной амплитуды пульсаций напряжения, равной 10 В. С учетом предыдущих технических требований общая емкость DC-шины составляет 720 мкФ. В табл. 1 приведены окончательные электрические параметры трехфазного преобразователя.

Таблица 1. Электрические характеристики трехфазного инвертора

Номинальная мощность, кВ·А

312

Входное напряжение, В (DC)

650

Выходное линейное напряжение, В (rms)

400

Выходной фазный ток, А (rms)

450

Частота коммутации (fs), кГц

20

Емкость DC-шины (С), мкФ

720

Мертвое время (TD), нс

600

 

Драйвер затворов

Динамические потери, во многом определяемые временем коммутации, зависят от быстродействия драйвера затворов.

Конструкция драйвера

Сигнал управления подается на плату управления по волоконно-оптической линии во избежание паразитных эффектов, связанных с передачей электрического сигнала. В устройстве использована иерархическая топология одиночных драйверов, управляющих выбранными силовыми модулями. Выбор положительных и отрицательных уровней напряжения вместе с сопротивлениями затворов для режимов включения и выключения позволяет контролировать скорость коммутации и, следовательно, динамические потери. Кроме того, драйвер должен формировать высокие пиковые токи в течение короткого периода времени, обеспечивая требуемое быстродействие.

В драйвере реализована схема детектирования режима КЗ [46]. При обнаружении неисправности устройство следует выключать с ограниченной скоростью. На рис. 4a показана схема управления SiC-затвором. Ток включения, представленный сплошной стрелкой на рис. 4а, контролируется элементами D1 и R1. Аналогично ток выключения (пунктирная стрелка на рис. 4а) контролируется элементами D2 и R2. Напряжение «сток-исток» ключа детектируется посредством диода D3. Дополнительный стабилитрон D4 ограничивает уровень сигнала для защиты логических цепей. Триггер Шмитта выбран благодаря высокой помехозащищенности. При превышении порога напряжения, детектируемого диодом D3, выход триггера Шмитта AND M3 принимает высокий уровень. Это в свою очередь переключает триггер D типа M4, формирующий сигналы готовности и ошибки. Дополнительный вентиль AND M2 необходим для отключения модуля при активации схемы защиты.

Рис. 4.
а) Схема драйвера затвора с цепью защиты от КЗ;
б) внешний вид драйвера

Для того чтобы исключить ложные срабатывания схемы защиты во время переходных процессов, перед M3 установлены RC-фильтры t1 и t2. Они используются для регулировки времени задержки в зависимости от конкретного применения. При работе инвертора в номинальном режиме каждый из силовых модулей проводит средний пиковый ток, равный 63, 64 А. Эта величина рассчитана исходя из общего тока инвертора при условии, что IRMS составляет 450 А. При обнаружении состояния КЗ в одном модуле вся фазная стойка будет отключена. Это в основном обусловлено параллельной связью модулей и одинаковым блокирующим напряжением ключей. На рис. 4б показан внешний вид драйвера затворов.

Экспериментальная проверка драйвера затворов

Была проведена экспериментальная проверка драйвера, управляющего затворами одного силового модуля CAS100h22AM1. Тест состоит из двух этапов, на первом из которых проверяется, способен ли драйвер обнаружить состояния короткого замыкания. Второй этап представляет собой так называемый «двухимпульсный тест» (DPT), используемый для оценки импульсных характеристик драйвера. Экспериментальная установка содержит конденсатор емкостью С = 160 мкФ, подключенный к источнику питания VDC, и нагрузку, представляющую собой катушку индуктивности L = 150 мкГн.

В первом случае (состояние КЗ) транзисторы верхнего плеча непрерывно удерживались во включенном состоянии, в то время как импульс длительностью 1 мкс подавался на затворы нижних ключей при напряжении питания VDC = 600 В.

На рис. 5 показана работа схемы детектирования короткого замыкания; драйвер обнаруживает КЗ примерно за 250 нс и выключает транзистор через 50 нс, т. е. общее время блокировки составляет примерно 300 нс после подачи импульса. За это время ток возрастает до 800 А, что в пять раз превышает номинальный ток одного силового модуля. При выключении наблюдается перенапряжение около 400 В вследствие высокого значения di/dt и наличия паразитной индуктивности.

Рис. 5. Детектирование состояния КЗ в драйвере.
Напряжение «сток-исток» SiC MOSFET (фиолетовая кривая, 200 В/дел.),
ток стока (розовая кривая, 50 А/дел.),
логический сигнал с триггера (зеленая кривая, 50 В/дел.),
напряжение «затвор-исток» (желтая кривая, 50 В/дел.).
Временная шкала 200 нс/дел.

Работа SiC MOSFET в ходе DPT-теста показана на рис. 6a и б. Процессы включения и выключения продолжаются около 50 нс, что аналогично временам, описанным в предыдущих исследованиях [48, 49]. Это значит, что защита от короткого замыкания работает без ущерба для динамических свойств силового модуля.

Рис. 6. Включение (а) и выключение (б) модуля с предлагаемым драйвером.
Напряжение «сток-исток» SiC MOSFET (фиолетовая кривая, 200 В/дел.),
ток стока (розовая кривая, 50 А/дел.),
логический сигнал с триггера (зеленая кривая, 50 В/дел.),
напряжение «затвор-исток» (желтая кривая, 50 В/дел).
Временная шкала: 200 нс/дел.

На рис. 6в измеренные значения напряжений и токов использованы для определения энергии потерь во время включения и выключения. Установлено, что потери переключения составляют примерно 5 мДж на модуль (коммутируемое напряжение/ток — 700 В / 45 А). С учетом номинальной мощности VSC, равной 312 кВ·А, была выполнена оценка потерь мощности и эффективности. При сопротивлении открытого канала, равном 1,8 мОм, и температуре кристаллов +75°C потери проводимости и переключения составили 972 и 1,22 кВт в соответствии с выражениями:

Pcd =(Irms)2RDS_on×3;           (1)

Потери на диодах не учитывались, поскольку они проводят ток только в «мертвое время», которое значительно меньше периода проводимости канала MOSFET. Оценка динамических потерь выполнена с использованием пакета MATLAB. Эффективность преобразователя составляет примерно 99,325%, эта величина при номинальной мощности рассчитана с помощью выражения:

Полученные значения вместе с данными спецификаций и анализом поведения приборов в третьем квадранте [52] использовались для оценки суммарных потерь мощности полноразмерного инвертора (десять параллельных модулей на фазу). Как показано на рис. 7, предполагаемые потери меньше целевого значения (1%), т. е. значение КПД превышает 99% во всем диапазоне температур кристаллов и для всех возможных значений коэффициента мощности.

Рис. 7. Потери мощности трехфазного инвертора в зависимости от температуры кристаллов и коэффициента мощности

 

Результаты экспериментов

Экспериментальная проверка SiC-инвертора мощностью 312 кВ.А проводилась в два этапа. Вначале была смонтирована и испытана одиночная фазная стойка. Для анализа переходных процессов использовался тест DPT. Работа в стационарном состоянии изучалась при включении фазной стойки в состав понижающего DC/DC-конвертера. На последнем этапе полный трехфазный инвертор был протестирован на номинальной мощности. Для ограничения уровня рассеиваемой мощности в лабораторных условиях эту часть испытаний проводили с индуктивной нагрузкой (мощность рассеяния обеспечивается DC-источником питания).

Одиночная фазная стойка

Динамические характеристики параллельно соединенных SiC MOSFET исследовались в ходе DPT-теста и испытаний DC/DC-преобразователя, как указано выше. Скорость нарастания и спада определяется интервалом времени, необходимым для увеличения или уменьшения тока с 10% до 90% от конечных значений и наоборот. На рис. 8а показана схема экспериментальной установки, содержащей DC-конденсатор C, подключенный к источнику питания VDC, и нагрузку, образованную катушкой индуктивности L и ее активным сопротивлением R.

Рис. 8.
а) Схема установки для DPT- теста;
б) внешний вид установки

Внешний вид установки для проведения теста DPT (фазная стойка) показан на рис. 8б. На фотографии видны оптоволоконные кабели, включенные между микроконтроллером и драйвером затворов. Они необходимы для снижения уровня электромагнитных помех в сигнале управления и подавления гальванической связи между платой управления и драйвером. В табл. 2 приведены основные параметры экспериментальной установки. Для проведения испытаний использована система сбора данных National Instrument PXI-5105. Она имеет восемь каналов выборки, вертикальное разрешение составляет 12 бит, частота дискретизации — 60 MSps в реальном масштабе времени, полоса пропускания — 60 МГц.

Таблица 2. Исходные параметры DPT-теста

DC-напряжение питания VDC, В

700

Индуктивность L, мкГн

70

Емкость С, мкФ

560

Динамические характеристики

Тестируемым прибором является нижний ключ фазной стойки, транзисторы верхнего плеча используются только как оппозитные диоды. На рис. 9 показано статическое распределение токов силовых модулей при напряжении питания 700 В. Видно, что модули 1 и 8 проводят значительно более высокие токи, чем ключ 6. Одна из возможных причин состоит в меньшей паразитной индуктивности в цепи между средними точками модулей 1 и 8 и подключением к индуктору, т. е. к выходу фазной стойки. Другая возможная причина — разброс характеристик MOSFET-модулей, таких как крутизна прямой характеристики и сопротивление канала в открытом состоянии. Максимальный небаланс токов остальных модулей составляет 25% (для реальной эксплуатации это недопустимо).

Рис. 9. Статическое распределение параллельных токов SiC MOSFET

На рис. 10a показаны формы токов при включении десяти параллельных силовых модулей. Процесс занимает около 35 нс, в этот период времени распределение токов можно считать приемлемым. Процесс выключения представлен на рис. 10б, он длится около 50 нс. Распределение токов при выключении можно считать равномерным, за исключением модулей 2 и 8, нагрузка на которые в течение определенного периода времени заметно превышает среднее значение (для реального применения такой небаланс токов недопустим, как для режима включения, так и выключения).

Рис. 10. Динамическое распределение токов параллельных силовых модулей:
а) Включение SiC MOSFET;
б) выключение SiC MOSFET.

Считается, что увеличение тока в отдельных цепях обусловлено несоответствием характеристик MOSFET. В частности, разница пороговых напряжений затвора создает небаланс токов при отключении силовых модулей. При этом наибольшая нагрузка будет у самого «медленного» ключа. Неравномерность токов в переходном процессе приводит и к разбросу потерь выключения.

Работа в стационарном состоянии

В ходе испытаний величина VDC увеличивалась приблизительно до 600 В, ток при этом вырастал до 90 A при коэффициенте заполнения 0,18. Была достигнута выходная мощность 9,9 кВт, т. е. примерно 10% от номинальной нагрузки на одну фазу. При этом система сбора данных не использовалась из-за ограничений по насыщению во время пусковой перегрузки. На рис. 11 приведены результаты испытаний в стационарном состоянии (преобразователь работает в режиме непрерывной проводимости). На рисунке показаны токи модулей 2 и 6. При установившемся значении около 9 А пульсации тока индуктора достигают 50 А.

Рис. 11. Работа фазной стойки в стационарном режиме.
Показано напряжение «сток–исток» SiC MOSFET (фиолетовая кривая, 200 В/дел.),
ток стока SiC MOSFET М2 (розовая кривая, 10 А/дел.),
ток стока SiC MOSFET М6 (зеленая кривая, 10 А/дел.),
пульсации тока индуктора (желтая кривая, 50 А/дел.).
Временная шкала: 50 нс/дел.

На рис. 12a показаны формы токов параллельных модулей и напряжение «сток-исток» при включении. Процесс включения занимает около 35 нс, в течение этого периода времени распределение токов остается приемлемым. Переходный процесс при выключении длится около 50 нс, он представлен на рис. 12б.

Рис. 12. Переходный процесс
а) при включении фазной стойки прототипа;
б) выключении фазной стойки прототипа.
Показано напряжение «сток-исток» SiC MOSFET (фиолетовая кривая, 200 В/дел.),
ток стока SiC MOSFET М2 (розовая кривая, 10 А/дел.),
ток стока SiC MOSFET М6 (зеленая кривая, 10 А/дел.),
пульсации тока индуктора (желтая кривая, 50 А/дел.).
Временная шкала: 50 нс/дел.

Во время второго теста резистор нагрузки удален для повышения нагрузки. Коэффициент заполнения был изменен на 0,1, в качестве нагрузки использована собственно катушка индуктивности. Напряжение VDC увеличивалось до достижения выходным током номинального значения 450 А. На рис. 13 показаны результаты испытаний в установившемся состоянии, где преобразователь работает в режиме непрерывной проводимости. Наблюдалось распределение токов в модулях 2, 4, 6 и 8.

Рис. 13. Работа фазной стойки в установившемся состоянии.
Показан ток стока SiC MOSFET М8 (фиолетовая кривая, 20 А/дел.),
ток стока SiC MOSFET М2 (розовая кривая, 20 А/дел.),
ток стока SiC MOSFET М6 (зеленая кривая, 20 А/дел.),
ток стока SiC MOSFET М4 (желтая кривая, 20 А/дел.).
Временная шкала: 50 нс/дел.

Ток в установившемся режиме составляет примерно 45 A на модуль, при этом можно заметить разницу в сопротивлениях открытого канала между ключами. Стационарное значение тока в модуле 8 достигает 40 A, т. е. у него более высокое сопротивление RDS on. Кроме того, видно, что баланс токов в параллельных цепях здесь лучше, чем в предыдущих случаях. Это обусловлено в основном непрерывным режимом эксплуатации, в результате чего повышается температура. Силовые модули работают с положительным температурным коэффициентом сопротивления открытого канала, что приводит к автоматической балансировке токов.

На рис. 14a показаны формы токов параллельных силовых модулей при включении, которое длится около 50 нс. В этот период времени распределение токов более равномерное, чем в предыдущих случаях. Процесс выключения, занимающий около 50 нс, показан на рис. 14б. Баланс токов при этом также лучше, чем в предыдущих случаях. Авторы предполагают, что задержка тока в модуле 2 может быть вызвана несколькими причинами: разбросом характеристик силовых модулей, разницей паразитных индуктивностей параллельных цепей и различием параметров пробников Роговского.

Рис. 14. Переходный процесс фазной стойки прототипа при:
а) включении;
б) выключении.
Показан ток стока SiC MOSFET М8 (фиолетовая кривая, 20 А/дел.),
ток стока SiC MOSFET М2 (розовая кривая, 20 А/дел.),
ток стока SiC MOSFET М6 (зеленая кривая, 20 А/дел.),
ток стока SiC MOSFET М4 (желтая кривая, 20 А/дел.).
Временная шкала: 50 нс/дел.

Анализ тепловых режимов

Во время последнего эксперимента с большей нагрузкой проводился анализ тепловых режимов. Из-за физических ограничений с каждой стороны прототипа сделано по два тепловизионных снимка, чтобы убедиться в достижении стационарного состояния. На рис. 15 показаны тепловые профили модулей, измеренные тепловизором в установившемся режиме работы.

Рис. 15. Тепловой профиль DC/DC-конвертера при работе на 10% номинальной нагрузки.
а) правая сторона,
б) левая сторона

В табл. 3 приведены средние значения температуры по каждому из модулей. Изображения проанализированы с использованием опции FLIR Quick Report, обеспеченной тепловизором. Средняя температура модулей составляет +38,7 °С при максимальном градиенте между двумя модулями, равном 1,5 °С. Это позволяет сделать вывод, что распределение потерь между модулями должно быть достаточно равномерным.

Таблица 3. Тепловой анализ режимов работы DC/DC-конвертера

Средняя температура модулей (Ta = +24 °С), °С

Модуль 1

+38,8

Модуль 6

+37,8

Модуль 2

+38,9

Модуль 7

+38,6

Модуль 3

+39,0

Модуль 8

+38,7

Модуль 4

+39,3

Модуль 9

+39,2

Модуль 5

+38,5

Модуль 10

+36,5

 

Трехфазная система

После проверки функционирования трехфазного инвертора напряжение DC-шины увеличивалось до достижения номинальной выходной мощности. Измерения проводили при изменении VDC шагами по 50 В. Мощность определяли с помощью ваттметра с дополнительными трансформаторными датчиками тока. В табл. 4 приведено краткое описание измерительного оборудования, используемого в испытательной установке. На рис. 16а представлена схема установки с индуктивной нагрузкой и точки измерения. Фотографии стенда и трехфазного инвертора представлены на рис. 16б, в.

Рис. 16.
а) Схема экспериментальной установки с чисто индуктивной нагрузкой и точки измерения;
б) внешний вид установки;
в) внешний вид инвертора

Таблица 4. Описание измерительного оборудования

Оборудование

Описание

Осциллограф Agilent MSO7104A

Частота дискретизации 4 GSa/s, полоса пропускания аналогового сигнала 1 ГГц

Источник питания Magna Power Electronics, LX1

Номинальная мощность 1 кВт, максимальный ток 45 А

Датчик тока (петля Роговского) PEM CWT-6R

Номинальный ток 1,2 кА, чувствительность 5 мВ/А, полоса частот 20 МГц

Высоковольтный пробник напряжения
Textronix P5200

Номинальное напряжение 1,3 кВ

Ваттметр Yokogawa WT1800

Полоса пропускания аналогового сигнала 5 МГц, погрешность измерения ±0,1%

Трансформатор тока с нулевым потоком
System MaccPlus

Номинальный ток 500 А, коэффициент трансформации 1000:1

С помощью описанной установки был протестирован трехфазный SiC-инвертор при напряжении питания 550 В.

Индуктивная нагрузка, соединенная «трехфазной звездой», образована последовательным соединением индукторов с воздушными сердечниками и шихтованными сердечниками из электротехнической стали. Индуктивность нагрузки составляет 200 мкГн на фазу при номинальном токе 800 А. Для того чтобы достичь такой нагрузки при номинальном напряжении, выбрана основная частота выходного сигнала 350 Гц.

Сигналы напряжения и тока регистрировались в различных точках VSC-конвертера. На рис. 17 показаны осциллограммы фазных токов в стационарном режиме работы с чисто индуктивной нагрузкой при номинальной мощности на частоте коммутации 20 кГц. Также представлена эпюра линейного напряжения, являющаяся типовой для широтно-импульсной модуляции (ШИМ).

Рис. 17. Режимы работы инвертора на номинальной мощности 312 кВА с частотой коммутации 20 кГц.
Показано линейное напряжение (фиолетовая кривая, 500 В/дел.),
напряжение DC-питания (розовая кривая, 500 В/дел.),
ток фазы 1 (зеленая кривая, 500 А/дел.),
ток фазы 2 (желтая кривая, 500 А/дел.).
Шкала времени: 1 мс/дел.

Благодаря индуктивной нагрузке только потери мощности передаются от источника DC-питания к системе. Авторы предполагают, что чисто индуктивная нагрузка создает примерно такие же потери, как и электродвигатель. Когда антипараллельные диоды Шоттки используются для замыкания обратного тока, положительный сигнал прикладывается к затвору SiC MOSFET. В процессе обратной проводимости SiC MOSFET при рабочей температуре около Tj = +75 °C и номинальном токе модуля 45 Аrms падение напряжения на приборе не превышает порогового напряжения на интегральном диоде MOSFET и антипараллельном диоде Шоттки. Таким образом, ток через диоды практически отсутствует. Кроме того, во время обратной проводимости канал SiC MOSFET имеет примерно такое же сопротивление в открытом состоянии, как и в режиме прямой проводимости. Это приводит к примерно одинаковым потерям инвертора независимо от коэффициента мощности [52].

Измерения мощности проводились на входе и на выходе. Снимок экрана измерителя мощности при номинальной мощности в стационарных условиях с частотой переключения 20 кГц показан на рис. 18. Снимок содержит четыре различных элемента. Первый из них представляет результаты измерений выходной мощности, напряжения, тока всей трехфазной системы. Следующие два относятся к двум различным выходным фазам, а последний (Element 5) соответствует измерениям на DC-входе.

Рис. 18. Снимок экрана измерителя мощности при работе инвертора на номинальной мощности 312 кВА с частотой коммутации 20 кГц

Общие потери PTOTAL можно разделить на потери в меди PCOPP и в железе PIRON, которые являются следствием индуктивной нагрузки, а также потери проводимости PCD и коммутации PSW, генерируемые SiC силовыми модулями инвертора. Классификация этих потерь представлена на рис. 19.

Рис. 19. Классификация четырех компонентов суммарных измеренных потерь

На основе представленной ранее информации выведены следующие соотношения:

PINV = PCD + PSW                                   (4)

PLOAD = PIRON + PCOPP                  (5)

PINV = PTOTAL – PLOAD                   (6)

h =100 × (STOTAL (PINV))/STOTAL,     (7)

где дополнительные потери в железе PIRON и в меди PCOPP представляют собой активную мощность, измеренную на АС-выходе (первый элемент на рис. 18), а суммарные вносимые потери PTOTAL — это активная мощность, измеренная на Element 5. На основе выражения (6) и измерений, показанных на рис. 18, потери мощности инвертора PINV, получаемые из цепи питания инвертора, составляют 2,29 кВт при номинальной нагрузке. Эффективность конвертера в номинальном режиме в соответствии с (7) достигает примерно 99,3%. Это означает, что суммарные потери мощности составляют около 0,7%, что немного ниже, чем представлено на рис. 7. Авторы полагают, что эта небольшая разница обусловлена лучшими динамическими характеристиками SiC MOSFET при работе в трехфазном инверторе, чем в ходе DPT-теста.

При работе трехфазной системы в непрерывном режиме температура кристаллов повышается приблизительно до +75 °C. При этом сопротивление открытого канала имеет положительный ТКС, поэтому выравнивание токов в модулях происходит автоматически. Положительный температурный коэффициент работает как механизм автобалансировки.

В табл. 5 показаны рабочие точки, в которых проводилось тестирование на частоте коммутации 20 кГц. Общая эффективность инвертора превышает 99% во всем диапазоне мощностей, что соответствует цели данного проекта.

Таблица 5. Рабочие точки испытаний

VDC, B

IDC, A

VAC, Brms

IAC, Arms

S, кВА

Е, %

101,00

3,59

77,70

82,54

11,11

99,15

200,20

6,73

153,73

162,95

43,39

99,30

300,80

9,88

230,92

244,84

97,93

99,33

401,50

13,11

308,24

327,00

174,59

99,32

500,20

16,35

384,10

407,69

271,22

99,31

549,10

17,98

421,50

447,62

326,81

99,30

 

Обсуждение результатов испытаний

В процессе данной работы был разработан и испытан инвертор мощностью 312 кВА, созданный на основе параллельного соединения модулей SiC MOSFET. Поскольку основной целью было получение эффективности выше 99%, значительная часть усилий фокусировалась на анализе распределения токов, а значит, и потерь между параллельными силовыми модулями.

Особое внимание в процессе проектирования устройства было уделено минимизации паразитных компонентов. Как сказано выше, положительные и отрицательные слои DC-шины размещены друг над другом для уменьшения распределенной индуктивности. Проверялись предположения, что снижение индуктивности конструкции и выбор менее мощных модулей позволяют достичь более равномерного распределения токов при высокой скорости переключения, что непосредственно влияет на потери переключения и, следовательно, эффективность. Также важен правильный выбор компонентов — силовые модули, используемые в данной работе, имеют более симметричные пути тока затворов верхнего и нижнего ключа по сравнению, например, с примененными в работе [33].

На первом этапе испытаний проводили электрические измерения на одной стойке инвертора, включенной в состав DC/DC-преобразователя. Более равномерное распределение токов регистрировалось при большей номинальной мощности. Считается, что положительный температурный коэффициент сопротивления MOSFET-канала способствует лучшему распределению потерь в установившемся режиме работы модулей в конвертере.

Кроме того, было зафиксировано равномерное распределение температур модулей в стационарном режиме, что подтверждает ожидаемое равномерное распределение потерь в данном состоянии. На последнем этапе прототип трехфазного инвертора испытывали на номинальной мощности с чистой индуктивной нагрузкой. Расчетное значение потерь 2,29 кВт было получено по показаниям измерителя мощности, таким образом, общая эффективность составила 99,3%. Анализ распространения ошибки с учетом представленной на рис. 18 информации и точности ваттметра (0,1% по табл. 4) позволил установить, что суммарные потери инвертора составляют (2,29 ±0,0125) кВт. Это означает, что КПД преобразователя равен (99,3 ±0,15) %.

При номинальной нагрузке на частоте 20 кГц и при использовании типового пространственно-векторного ШИМ-управления драйверы потребляют около 360 Вт. Еще одним источником тепла является АС/DC-источник питания (230 В АС/24 В DC), установленный на левой стороне корпуса. Потери 360 Вт (измеряются на входе общего источника питания, 60 Вт на ключ) генерируются на распределенной печатной плате большим количеством используемых вспомогательных устройств. Однако оптимизация схемы управления затворами позволяет снизить потери энергии. В данной системе 360 Вт добавляются к рассеянию на силовых ключах, что дает суммарные потери 2,65 кВт. Это означает, что в самом худшем случае эффективность преобразователя, даже с учетом потерь драйверов, превышает 99% или, точнее, она близка к 99,19%.

Литература
  1. Rabkowski J., Peftitsis D., and Nee H.-P. Silicon carbide power transistors: A new era in power electronics is initiated // IEEE Ind. Electron. Mag., 2012, Jun., vol. 6, no. 2, pp. 17–26.
  2. Kelley R., et al. Power factor correction using an enhancement-mode SiC JFET // Proc. IEEE PESC, 2008, Jun., pp. 4766–4769.
  3. Aggeler D., Biela J., and Kolar J. Controllable du/dt behavior of the SiC MOSFET/JFET cascode an alternative hard commutated switch for telecom applications // Proc. 25th IEEE APEC, 2010, Feb., pp. 1584–1590.
  4. Zhang Q., et al. SiC power devices for microgrids // IEEE Trans. Power Electron, 2010, Dec., vol. 25, no. 12, pp. 2889–2896,
  5. Zhang H. and Tolbert L. Efficiency impact of silicon carbide power electronics for modern wind turbine full scale frequency converter // IEEE Trans. Ind. Electron., 2011, Jan., vol. 58, no. 1, pp. 21–28.
  6. Chinthavali M., Tolbert L., and Ozpineci B. // SiC GTO thyristor model for HVDC interface // Proc. IEEE Power Eng. Soc. Gen. Meet., 2004, Jun., vol. 1, pp. 680–685.
  7. Peftitsis D. et al. High-power modular multilevel converters with SiC JFETs // IEEE Trans. Power Electron., 2012, Jan., vol. 27, no. 1, pp. 28–36.
  8. Mirzaee H., De A., Tripathi A., and Bhattacharya S. Design comparison of high-power medium-voltage converters based on a 6.5-kV Si-IGBT/Si-PiN diode, a 6.5-kV Si-IGBT/SiC-JBS diode, and a 10-kV SiC-MOSFET/SiC-JBS diode // IEEE Trans. Ind. Appl., 2014,, Jul./Aug., vol. 50, no. 4, pp. 2728–2740.
  9. Rabkowski J., Peftitsis D., and Nee H.-P. Design steps toward a 40-kVA SiC JFET inverter with natural-convection cooling and an efficiency exceeding 99.5% // IEEE Trans. Ind. Appl., 2013, Jul./Aug., vol. 49, no. 4, pp. 1589–1598.
  10. Round S., Heldwein M., Kolar J., Hofsajer I., and Friedrichs P. A SiC JFET driver for a 5 kW, 150 kHz three-phase PWM converter, in Conf. Rec. // IEEE IAS Annu. Meeting, 2005, Oct. vol. 1, pp. 410–416.
  11. Fan X., Guo B., Tolbert L.M., Fei W., and Blalock B. J. An all-SiC three-phase buck rectifier for high-efficiency data center power supplies // IEEE Trans. Ind. Appl., 2013, Nov./Dec. vol. 49, no. 6, pp. 2662–2673..
  12. Zhang H., Tolbert L., and Ozpineci B. Impact of SiC devices on hybrid electric and plug-in hybrid electric vehicles // IEEE Trans. Ind. Appl., 2011, Mar./Apr., vol. 47, no. 2, pp. 912–921..
  13. Wrzecionko V., Biela J., and Kolar J.W. SiC power semiconductors in HEVs: Influence of junction temperature on power density, chip utilization and efficiency. Proc. 35th Annu. // IEEE IECON, 2009, pp. 3834–3841.
  14. Evans T., Hanada T., Nakano Y., and Nakamura T. Development of SiC power devices and modules for automotive motor drive use, in Proc. IEEE IMFEDK, 2013, Jun., pp. 116–117.
  15. Bortis D., Wrzecionko B., and Kolar J.W. A120 °Cambient temperature forced air-cooled normally-OFF SiC JFET automotive inverter system // IEEE Trans. Power Electron., 2014, May, vol. 29, no. 5, pp. 2345–2358.
  16. Hinata Y., Horio M., Ikeda Y., Yamada R., and Takahashi Y. Full SiC power module with advanced structure and its solar inverter application, in Proc. 28th Annu // IEEE APEC, 2013, Mar., pp. 604–607.
  17. Akagi H. et al. Power-loss breakdown of a 750-V, 100-kW, 20-kHz bidirectional isolated DC–DC converter using SiC-MOSFET/SBD dual modules, in Proc. // IPEC, 2014, May, pp. 750–757.
  18. Tolstoy G. et al. An experimental analysis of how the dead-time of SiC BJT and SiC MOSFET impacts the losses in a high-frequency resonant converter, in Proc. 16th EPE, 2014, Aug., pp. 1–10.
  19. Nee H.-P., Rabkowski J., and Peftitsis D. Multi-chip circuit designs for silicon carbide power electronics, in Proc. 8th Int. CIPS, 2014, Feb., pp. 1–10.
  20. Chinthavali M., Ning P., Cui Y., and Tolbert L. Investigation on the parallel operation of discrete SiC BJTs and JFETs, in Proc. 26th Annu. // IEEE APEC, 2011, pp. 1076–1083.
  21. Peftitsis D. et al. Challenges regarding parallel connection of SiC JFETs // IEEE Trans. Power Electron., 2013, Mar., vol. 28, no. 3, pp. 1449–1463.
  22. Rabkowski J., Peftitsis D., Zdanowski M., and Nee H.-P. A 6 kW, 200 kHz boost converter with parallel-connected SiC bipolar transistors // IEEE Trans. Power Electron., 2014, May, vol. 29, no. 5, pp. 2482–2491.
  23. Sadik D.-P. et al. Experimental investigations of static and transient current sharing of parallel-connected silicon carbide MOSFETs, in Proc. 15th EPE, 2013, pp. 1–10.
  24. Ruiyun F., Grekov A., Hudgins J., Mantooth A., and Santi E. Power SiC DMOSFET model accounting for nonuniform current distribution in JFET region // IEEE Trans. Ind. Appl., 2012, Jan./Feb. vol. 48, no. 1, pp. 181–190.
  25. Lemmon A., Mazzola M., Gafford J., and Parker C. Stability considerations for silicon carbide field-effect transistors // IEEE Trans. Power Electron., 2013, Oct., vol. 28, no. 10, pp. 4453–4459.
  26. Lim J.-K., Peftitsis D., Rabkowski J., Bakowski M., and Nee H.-P. Modeling of the impact of parameter spread on the switching performance of parallel-connected SiC VJFETs, in Proc. 9th ECSCRM, St. Petersburg, Russia, Sep. 2012, pp. 1098–1102.
  27. Colmenares J., Peftitsis D., Rabkowski J., Sadik D., and Nee H.-P. Dual-function gate driver for a power module with SiC junction field transistors // IEEE Trans. Power Electron., 2014, May, vol. 29, no. 5, pp. 2367–2379..
  28. Zhang Z., Wang F., Tolbert L., and Blalock B. A novel gate assist circuit for crosstalk mitigation of SiC power devices in a phase-leg configuration, in Proc. 28th Annu. // IEEE APEC, 2013, Mar., pp. 1259–1265.
  29. Zhao B., Qin H., Nie X., and Yan Y. Evaluation of isolated gate driver for SiC MOSFETs, in Proc. 8th ICIEA, 2013, pp. 1208–1212.
  30. Zhang Z., Wang F., Tolbert L.M., and Blalock B.J. Active gate driver for crosstalk suppression of SiC devices in a phase-leg configuration // IEEE Trans. Power Electron., 2014, Apr., vol. 29, no. 4, pp. 1986–1997.
  31. Swamy M. M., Kume T., and Takada N. An efficient resonant gate-drive scheme for high-frequency applications // IEEE Trans. Ind. Appl., 2012, Jul./Aug., vol. 48, no. 4, pp. 1418–1431.
  32. Anthony P., McNeill N., and Holliday D. High-speed resonant gate driver with controlled peak gate voltage for silicon carbide MOSFETs // IEEE Trans. Ind. Appl., 2014, Jan./Feb, vol. 50, no. 1, pp. 573–583…
  33. Lobsiger Y. and Kolar J. Closed-loop di/dt and dv/dt IGBT gate driver // IEEE Trans. Power Electron., 2015, Jun. vol. 30, no. 6, pp. 3402–3417.
  34. Alvarez R. and Bernet S. Sinusoidal current operation of delay-time compensation for parallel-connected IGBTs // IEEE Trans. Ind. Appl., 2014, Sep./Oct., vol. 50, no. 5, pp. 3485–3493,
  35. Miyazaki H., Fukumoto H., Sugiyama S., Tachikawa M., and Azusawa N. Neutral-point-clamped inverter with parallel driving of IGBTs for industrial applications // IEEE Trans. Ind. Appl., 2000, Jan./Feb., vol. 36, no. 1, pp. 146–151..
  36. Zhuang X., Rui L., and Dianguo X. Control of parallel multirectifiers for a direct-drive permanent-magnet wind power generator // IEEE Trans. Ind. Appl., 2013, Jul./Aug., vol. 49, no. 4, pp. 1687–1696.
  37. Funaki T., Sasagawa M., and Nakamura T. Multi-chip SiC DMOSFET half-bridge power module for high temperature operation, in Proc. 27th Annu. // IEEE APEC, Feb. 2012, pp. 2525–2529.
  38. Urciuoli D., Green R., Lelis A., and Ibitayo D. Performance of a dual, 1200 V, 400 A, silicon-carbide power MOSFET module, in Proc. // IEEE ECCE, Sep. 2010, pp. 3303–3310.
  39. Horio M., Iizuka Y., Ikeda Y., Mochizuki E., and Takahashi Y. Ultra compact and high reliable SiC MOSFET power module with 200 °C operating capability, in Proc. 24th ISPSDICs, Jun. 2012, pp. 81–84.
  40. Wood R. A., Urciuoli D. P., Salem T. E., and Green R. Reverse conduction of a 100 A SiC DMOSFET module in high-power applications, in Proc. 25th Annu. IEEE APEC, Feb. 2010, pp. 1568–1571.
  41. Das M. K. et al. 10 kV, 120 A SiC half H-bridge power MOSFET modules suitable for high frequency, medium voltage applications // Proc. IEEE ECCE, 2011, Sep., pp. 2689–2692.
  42. Wang R. et al. A novel hybrid packaging structure for high-temperature SiC power modules // IEEE Trans. Ind. Appl., 2013, Jul./Aug., vol. 49, no. 4, pp. 1609–1618.
  43. Wang Z. et al. Design and performance evaluation of overcurrent protection schemes for silicon carbide (SiC) Power MOSFETs // IEEE Trans. Ind. Electron., 2014, Oct., vol. 61, no. 10, pp. 5570–5581.
  44. Huang X., Wang G., Li Y., Huang A. Q., and Baliga B. J. Shortcircuit capability of 1200 V SiC MOSFET and JFET for fault protection, in Proc. 28 Annu. IEEE APEC, 2013, pp. 197–200.
  45. Castellazzi A., Funaki T., Kimoto T., and Hikihara T. Short-circuit tests on SiC power MOSFETs, in Proc. IEEE 10th Int. Conf. PEDS, 2013, pp. 1297–1300.
  46. Sadik D.-P. et al. Analysis of short-circuit conditions for silicon carbide power transistors and suggestions for protection, in Proc. 16th EPE, Sep. 2014, pp. 1–10.
  47. Rixin L. et al. A shoot-through protection scheme for converters built with SiC JFETs // IEEE Trans. Ind. Appl., 2010, Nov./Dec., vol. 46, no. 6, pp. 2495–2500.
  48. Colmenares J., Peftitsis D., Rabkowski J., and. Nee H.-P. Switching performance of parallel-connected power modules with SiC MOSFETs, in Proc. IPEC, May 2014, pp. 3712–3717.
  49. Colmenares J. et al. High-efficiency three-phase inverter with SiC MOSFET power modules for motor-drive applications, in Proc. IEEE ECCE, Sep. 2014, p. 468.
  50. Aarniovuori L., Kosonen A., Sillanpää, and Niemelä M. Highpower solar inverter efficiency measurements by calorimetric and electric methods // IEEE Trans. Power Electron., 2013, Jun., vol. 28, no. 6, pp. 2798–2805.
  51. Kretschmar K. and Nee H.-P. An AC converter with a small DC link capacitor for a 15 kW permanent magnet synchronous integral motor, in Proc. 7th Int. Conf. PEVD, Sep. 1998, pp. 622–625.
  52. Callanan R., Rice J., and Palmour J. Third quadrant behavior of SiC MOSFETs, in Proc. 28th Annu. IEEE APEC, Mar. 2013, pp. 1250–1253.

Конструкция синхронизаторов, устойчивых к изменениям, для нескольких областей тактовой частоты и напряжения

Используйте этот идентификатор для цитирования или ссылки на этот элемент: http://theses.ncl.ac.uk/jspui/handle/10443/2482

2 Издательство: 2 Newcastle University
Название: Разработка вариационно-устойчивых синхронизаторов для нескольких областей тактовой частоты и напряжения
Авторы: Альшайх, Мохаммед Салех Абдулла
Дата выпуска: 2014
2014
Abstract: Параметрическая изменчивость все больше влияет на характеристики электронных схем, поскольку технология изготовления достигла уровня 32 нм и выше.Эти параметры могут включать в себя параметры процесса транзистора (например, порог напряжение), напряжение питания и температура (PVT), все из которых могут иметь значительное влияние на скорость и потребляемую мощность схемы, особенно если вариации превышают допустимые пределы дизайна. Поскольку системы разработаны с большим асинхронные протоколы, необходимы высоконадежные синхронизаторы и арбитры. Эти компоненты часто используются как интерфейсы между коммуникациями. ссылки различных временных областей, а также устройства выборки для асинхронных входы, поступающие от внешних компонентов.Эти приложения создали потребность для новых надежных конструкций синхронизаторов и арбитров, которые могут выдерживать процесс, колебания напряжения и температуры. Целью этого исследования было выяснить, как должны быть синхронизаторы и арбитры. спроектирован так, чтобы допускать вариации параметров. Все исследования были сосредоточены в основном на схемных и транзисторных уровней и были смоделированы и смоделированы в UMC90nm CMOS технологический процесс. Аналоговое моделирование использовалось для измерения параметры синхронизации и энергопотребление вместе со статистикой «Монте-Карло» анализ для учета вариаций процесса.В первую очередь были исследованы два основных компонента синхронизаторов и арбитров: триггер и элемент взаимного исключения (MUTEX). Оба компонента могут нарушить условия синхронизации ввода, время установки и удержания окон, которые могут вызвать метастабильны внутри их бистабильных элементов и, возможно, заканчиваются отказами. В среднее время наработки на отказ — важная характеристика надежности любого синхронизатора. задержка через синхронизатор. В исследовании MUTEX основное внимание уделялось классической схеме в дополнение к ряду толерантность, основанная на увеличении внутреннего усиления за счет добавления источников тока, уменьшения емкостная нагрузка, повышающая крутизну защелки, компенсирующая существующей емкости Миллера и добавления асимметрии для маневрирования метастабильных точка.Результаты показали, что некоторые схемы практически не улучшились. в то время как пять методов показали значительные улучшения за счет уменьшения τ и поддержание высокой толерантности. Предлагаются три подхода к проектированию для обеспечения устойчивости к вариациям. синхронизаторы. виляющий синхронизатор, предложенный во-первых, существенно повысить надежность по сравнению с обычным синхронизатором с двумя триггерами. В надежность техники виляния может быть повышена за счет использования надежных защелок τ или добавление еще одного цикла синхронизации.Второй подход — это Защелка для автоматического обнаружения и коррекции метастабильности (MADAC), которая быстро полагается на обнаружение метастабильного события и его исправление путем принудительного выполнения ранее сохраненных логическое значение. Этот метод значительно сокращает время разрешения по сравнению с неуверенный предлагается метод синхронизации для передачи сигналов между несколькими Многочастотные домены напряжения (MVD / MCD), не требующие обычных переключатели уровня между доменами или несколько источников питания в каждом домен.Эта интерфейсная схема использует синхронный набор и протокол сброса обратной связи. который обеспечивает смещение уровня и синхронизацию всех сигналов между домены из широкого диапазона источников напряжения и тактовых частот. В целом, схемы синхронизатора могут в большей степени допускать отклонения за счет используя технику виляния или используя защелку MADAC, в то время как допуск MUTEX может хватить небольших доработок схемы. Связь между МВД / МЦД может быть достигнуто асинхронным рукопожатием без необходимости добавления переключателей уровня.
Описание: Кандидатская диссертация
URI: http://hdl.handle.net/10443/2482
Коллекционируется: Школа электротехники и электронной техники

Элементы в DSpace защищены авторским правом, все права защищены, если не указано иное.

1N4148 Диод: техническое описание, расположение выводов, параметры [видео]

1N4148 Диод — это быстро переключающийся диод. Изготовлен по планарной технологии и заключен в герметичные корпуса из свинцового стекла SOD27 (DO-35).

В сегодняшнем блоге мы систематически представим 1N4148, начиная с его распиновки, функций, приложений и заканчивая его эквивалентами, пакетом и т. Д., Некоторые часто задаваемые вопросы также перечислены ниже в нижней части страницы, спасибо за чтение и надеюсь, что это полезно !

TOP2 Электронные проекты с диодом 1N4148.

Каталог


1N4148 Описание

Диод — это устройство, которое пропускает ток только в одном направлении.То есть ток всегда должен течь от анода к катоду. Катодный вывод можно определить по серой полосе, как показано на рисунке выше.

Для диода 1N4148 максимальная допустимая токовая нагрузка составляет 300 мА, он может выдерживать пики до 2 А. Особенностью этого диода является его быстрое время восстановления 8 нс при прямом токе 10 мА, поэтому этот диод используется там, где требуется быстрое переключение.


1N4148 Конфигурация контактов

1N4148 1N4148 Распиновка

Имя контакта Описание
Анод Ток всегда проходит через анод
Катод Ток всегда выходит через катод


1N4148 Характеристики

  • Диод быстрой коммутации
  • Пиковое повторяющееся Обратное напряжение 100 В
  • RMS обратное напряжение 75В
  • Пиковый прямой импульсный ток составляет 2А
  • Постоянный ток в прямом направлении Если 300 мА
  • Время обратного восстановления 8 нс
  • Доступен в упаковке DO-35

1N4148 Приложения

  • Может использоваться для предотвращения проблем с обратной полярностью
  • Электронные переключатели Protect Power, работающие с высокой частотой коммутации.
  • Полуполупериодные и полноволновые выпрямители
  • Используется как защитное устройство
  • Регуляторы тока

1N4148 CAD-модели


1N4148 Описание упаковки


1N4148 Эквивалентные диоды

1N914, IN914A, 1N914B, 1N916, 1N916A, 1N916B, 1N4448, 1N4448WS, 1N4448W, 1N4148WS


1N4148 Популярность по регионам


1N4148 Анализ рыночных цен


Спецификация компонентов

FAQ

  • Является ли 1n4148 диодом Шоттки?

Первый 1N4148 не диод Шоттки.Это правда переключающий диод (быстрый), но не Шоттки.

  • Для чего используется переключающий диод?

Переключающий диод подходит для переключения слабого сигнала до 100 мА, действуя как выпрямитель. Напротив, выпрямительный диод используется для выпрямления линии переменного тока (от переменного тока к постоянному). Переключающие диоды рассчитаны на напряжение менее десятков вольт.

  • Что означают 4148 и N в диоде 1N4148?

XNXXXX, это представление полупроводниковых объемных компонентов Американской ассоциации стандартов. XXXX представляет собой номер модели, обычно это строка цифр.

N означает соединение PN. Число впереди представляет количество PN-переходов. Например, 1N4148 означает, что он имеет только один PN переход (т.е. диод), а 4148 — это номер модели.Подобно 1N4007, 1N4734 и им подобные являются диодами.

2N означает, что имеется два PN перехода, которые являются триодами или полевыми транзисторами. Например, обычные 2N3904, 2N2222 и им подобные являются триодами. 2N5515 — полевая лампа (N-канальный JFET)

Многие 4N и 6N являются оптопарами, например 4N25, 6N137 и так далее.

  • В чем разница между 1N4148 и 1N4007?

1N4148 — широко используемый переключающий диод (нормальный прямой ток If: 150 мА, максимальное повторяющееся пиковое напряжение Umax: 100 В, время обратного восстановления trr: 4 нс).

IN4007 также является обычным выпрямительным диодом (постоянный прямой ток положительной мощности, если: 1 А, максимальное повторяющееся пиковое напряжение Umax: 1000 В). Так что это диоды с разными характеристиками.

  • Какие функции диода 1N4148 в схеме?

Он играет роль обнаружения, свободного хода и выпрямления малых токов

  • Как узнать, сломан ли диод 1n4148?
  1. Определите положительный и отрицательный полюсы диода 1n4148, один конец с белой линией — отрицательный полюс, а другой конец — положительный полюс.
  2. Установите ручку мультиметра в положение включения-выключения емкости и вставьте красный и черный измерительные провода в правильное положение мультиметра.
  3. Подключите красный щуп к аноду диода, а черный щуп к катоду. Затем наблюдайте за показаниями, если оно переполнено (то есть показывает 1), диод сломан. Если есть показания, замените измерительные провода. Если есть показания, но нет переполнения, диод сломан.
  • В чем разница между IN4148 и LL4148?

LL4148 обычно означает стеклянный герметичный цилиндрический корпус LL-34 (SMD, без проводов).

1N4148 обычно относится к стеклянному уплотнению DO-35, осевому штифту, вставному. Он может быть плетеным или оптом.

Произошла ошибка при настройке пользовательского файла cookie

Этот сайт использует файлы cookie для повышения производительности. Если ваш браузер не принимает файлы cookie, вы не можете просматривать этот сайт.


Настройка вашего браузера для приема файлов cookie

Существует множество причин, по которым cookie не может быть установлен правильно.Ниже приведены наиболее частые причины:

  • В вашем браузере отключены файлы cookie. Вам необходимо сбросить настройки вашего браузера, чтобы он принимал файлы cookie, или чтобы спросить вас, хотите ли вы принимать файлы cookie.
  • Ваш браузер спрашивает вас, хотите ли вы принимать файлы cookie, и вы отказались. Чтобы принять файлы cookie с этого сайта, нажмите кнопку «Назад» и примите файлы cookie.
  • Ваш браузер не поддерживает файлы cookie. Если вы подозреваете это, попробуйте другой браузер.
  • Дата на вашем компьютере в прошлом.Если часы вашего компьютера показывают дату до 1 января 1970 г., браузер автоматически забудет файл cookie. Чтобы исправить это, установите правильное время и дату на своем компьютере.
  • Вы установили приложение, которое отслеживает или блокирует установку файлов cookie. Вы должны отключить приложение при входе в систему или проконсультироваться с системным администратором.

Почему этому сайту требуются файлы cookie?

Этот сайт использует файлы cookie для повышения производительности, запоминая, что вы вошли в систему, когда переходите со страницы на страницу.Чтобы предоставить доступ без файлов cookie потребует, чтобы сайт создавал новый сеанс для каждой посещаемой страницы, что замедляет работу системы до неприемлемого уровня.


Что сохраняется в файле cookie?

Этот сайт не хранит ничего, кроме автоматически сгенерированного идентификатора сеанса в cookie; никакая другая информация не фиксируется.

Как правило, в файлах cookie может храниться только информация, которую вы предоставляете, или выбор, который вы делаете при посещении веб-сайта.Например, сайт не может определить ваше имя электронной почты, пока вы не введете его. Разрешение веб-сайту создавать файлы cookie не дает этому или любому другому сайту доступа к остальной части вашего компьютера, и только сайт, который создал файл cookie, может его прочитать.

Энергоэффективная конструкция SRAM по 28-нм технологии FDSOI

Аннотация

По мере того, как масштабирование CMOS продолжается в режиме ниже 32 нм, влияние изменений устройства становится более заметным. Это очень важно для SRAM, в которых используются транзисторы очень малых размеров для достижения высокой плотности памяти.Обычная битовая ячейка 6T SRAM, которая обеспечивает наименьшую площадь ячейки, не может работать при более низких напряжениях питания (Vdd). Это связано со значительным ухудшением функциональных пределов при уменьшении напряжения питания. Однако масштабирование Vdd имеет решающее значение для снижения энергопотребления SRAM, которое составляет значительную часть общего энергопотребления современных микропроцессоров. Экономия энергии в SRAM особенно важна для приложений с батарейным питанием, которые работают с очень ограниченным бюджетом мощности.В этой диссертации основное внимание уделяется энергоэффективной конструкции 6T SRAM по 28-нм технологии FDSOI. Значительная экономия энергии / доступа к SRAM достигается с помощью двух методов: масштабирования Vdd и прогнозирования данных. Улучшение минимального рабочего напряжения SRAM (Vdd, min) на 200 мВ достигается за счет использования динамического прямого смещения тела (FBB) на устройствах NMOS битовой ячейки. Накладные расходы на динамический FBB уменьшаются за счет его построчной реализации. Предлагаются модификации компоновки для разделения выводов корпуса (n-лунок) по горизонтали, вдоль ряда.Дополнительная экономия энергии / доступа достигается за счет включения прогнозирования данных в тракте чтения 6T, что сокращает переключение битовой линии. Предлагаемые методы реализованы для 128 Кбайт 6T SRAM, разработанного по 28-нм технологии FDSOI. Этот тезис также представляет реконфигурируемый полностью интегрированный повышающий преобразователь постоянного тока в постоянный с переключаемыми конденсаторами, который можно использовать для генерации напряжения смещения корпуса для SRAM. В преобразователе реализованы 3 реконфигурируемых коэффициента преобразования 5/2, 2/1 и 3/2. Он обеспечивает широкий диапазон выходного напряжения, 1.2–2,4 В, от фиксированного входа 1 В. Преобразователь достигает пикового КПД 88% при использовании только встроенных МОП- и МОМ-конденсаторов для реализации с высокой плотностью.

Описание
Диссертация: S.M., Массачусетский технологический институт, факультет электротехники и компьютерных наук, 2014.

48

Внесено в каталог из версии диссертации в формате PDF.

Включает библиографические ссылки (страницы 75-81).

Отдел
Массачусетский Институт Технологий.Кафедра электротехники и информатики; Массачусетский Институт Технологий. Кафедра электротехники и информатики

Издатель

Массачусетский технологический институт

Ключевые слова

Электротехника и информатика.

KSC2330 техническое описание — Эпитаксиальный кремниевый транзистор NPN

APT30D60S :. Антипараллельный диод — Импульсный источник питания — Инверторы — Свободно вращающийся диод — Контроллеры двигателей — Преобразователи Демпферный диодный источник бесперебойного питания (ИБП) Индукционный нагрев Высокоскоростные выпрямители МАКСИМАЛЬНЫЕ РЕЙТИНГИ Символ VR VRRM VRWM IF (AV) IF (RMS) IFSM TJ, TSTG TL Характеристика / Условия испытаний Максимум D.C. Максимальное пиковое повторное обратное обратное напряжение.

DZB7.5C : стабилитроны 1,0 Вт. Пластиковая формованная конструкция. Использование регулятора напряжения. Рассеиваемая мощность: P = 1,0 Вт. Стабилитрон до 30 В с Параметр Рассеиваемая мощность Температура перехода Обозначение температуры хранения P Tj Tstg Номинальные параметры условий до +150 Ед. Вт C SANYO Electric Co., Ltd. Штаб-квартира полупроводникового бизнеса ТОКИО ОФИС, Токио, корп. 1-10, 1 Чоме, Уэно, Тайто-ку, ТОКИО, 110-8534 ЯПОНИЯ.

GP1200FSM18 : Модуль Igbt с одним переключателем высокой надежности.Высокая способность к термоциклированию. Непробиваемая основа MMC с силиконовой изоляцией и подложками из AlN 1200A на модуль КЛЮЧЕВЫЕ ПАРАМЕТРЫ VCES (тип.) VCE (sat) (max) IC (max) IC (PK) ПРИМЕНЕНИЕ Высоконадежные инверторы Контроллеры двигателей Тяговые приводы Резонансные преобразователи Powerline Диапазон модулей высокой мощности включает конфигурации с двумя и одним переключателями.

MMBTA517 : = Транзистор Дарлингтона ;; Пакет = СОТ-23.

RM4875 : Модульный импульсный выпрямитель на 7,5 А.

05006-BR271AJM-B : КОНДЕНСАТОР, КЕРАМИЧЕСКИЙ, МНОГОСЛОЙНЫЙ, 50 В, BR, 0,00027 мкФ, КРЕПЛЕНИЕ НА ПОВЕРХНОСТИ, 0805. s: Конфигурация / форм-фактор: Чип-конденсатор; Технология: Многослойная; Приложения: общего назначения; Конденсаторы электростатические: керамический состав; Соответствие RoHS: Да; Диапазон емкости: 2,70E-4 мкФ; Допуск емкости: 5 (+/-%); WVDC: 50 вольт; Тип установки:.

ABh2601-700 : КРЕМНИЙ, HIGH BARRIER SCHOTTKY, KU BAND, MIXER DIODE. s: Тип диода: СМЕСИТЕЛЬНЫЙ ДИОД; Применение диодов: Смеситель.

B32620J0471K289 : КОНДЕНСАТОР, МЕТАЛЛИЗИРОВАННАЯ ПЛЕНКА, ПОЛИПРОПИЛЕН, 1000 В, 0,00047 мкФ, КРЕПЛЕНИЕ ДЛЯ ПРОХОДНОГО ОТВЕРСТИЯ. s: Конфигурация / Форм-фактор: Конденсатор с выводами; Технология: пленочные конденсаторы; Приложения: общего назначения; Конденсаторы электростатические: полипропиленовые; Соответствие RoHS: Да; Диапазон емкости: 4,70E-4 мкФ; Допуск емкости: 10 (+/-%); WVDC: 1000 вольт; Монтаж.

BFT79.MOD : 1000 мА, 80 В, PNP, Si, МАЛЫЙ СИГНАЛЬНЫЙ ТРАНЗИСТОР, TO-205AD.s: Полярность: PNP; Тип упаковки: ТО-3, ТО-39, С ГЕРМЕТИЧЕСКИМ УПЛОТНЕНИЕМ, МЕТАЛЛ, ТО-39, 3 КОНТАКТА.

BT138-600D : 600 В, 12 А, 4 КВАДРАНТНЫХ СИСТЕМЫ УРОВНЯ ЛОГИКИ, TO-220AB. s: Тип тиристора: Симистор, 4 КВАДРАНТНЫХ СИСТЕМЫ ЛОГИЧЕСКИХ УРОВНЕЙ; Тип упаковки: ПЛАСТИК, SC-46, 3 PIN; Количество контактов: 3; VDRM: 600 вольт; IT (RMS): 12 ампер.

DRCF113Z : 100 мА, 50 В, NPN, Si, МАЛЫЙ СИГНАЛЬНЫЙ ТРАНЗИСТОР. s: Полярность: NPN; Тип упаковки: ML3-N4-B, 3 контакта.

GP215 : КОНДЕНСАТОР, КЕРАМИЧЕСКИЙ, МНОГОСЛОЙНЫЙ, 1000 В, Y5P, 0.0015 мкФ, КРЕПЛЕНИЕ ДЛЯ ПРОХОДНОГО ОТВЕРСТИЯ. s: Конфигурация / Форм-фактор: Конденсатор с выводами; Технология: Многослойная; Приложения: общего назначения; Конденсаторы электростатические: керамический состав; Соответствие RoHS: Да; Диапазон емкости: 0,0015 мкФ; Допуск емкости: 10 (+/-%); WVDC: 1000 вольт; Монтаж.

L-15755 : 2 ЭЛЕМЕНТА, 4,9 мкГн, ИНДУКТОР ОБЩЕГО НАЗНАЧЕНИЯ, SMD. s: Вариант монтажа: Технология поверхностного монтажа; Устройств в упаковке: 2; Стиль отведения: Нет; Применение: общего назначения, ФИЛЬТР ДРОССЕЛЬ; Диапазон индуктивности: 4.9 мкН; Номинальный постоянный ток: 4400 миллиампер.

LQN21AAR10J04 : 1 ЭЛЕМЕНТ, 0,1 мкГн, АЛЮМИНИЕВЫЙ СЕРДЕЧНИК, ИНДУКТОР ОБЩЕГО НАЗНАЧЕНИЯ, SMD. s: Вариант монтажа: Технология поверхностного монтажа; Устройств в упаковке: 1; Основной материал: глинозем; Стиль отведения: J; Применение: общего назначения, ВЧ дроссель; Диапазон индуктивности: 0,1000 мкГн; Номинальный постоянный ток: 350 миллиампер; Рабочая температура: от -25 до 85 C (от -13 до 185 F).

1N5820-13 : 3 А, 20 В, КРЕМНИЙ, ВЫПРЯМИТЕЛЬНЫЙ ДИОД, DO-201AD.s: Конфигурация выпрямителя / Технология: Schottky; Количество диодов: 1; VRRM: 20 вольт; ЕСЛИ: 3000 мА.

2N5114UB : 30 В, Р-КАНАЛ, Si, МАЛЫЙ СИГНАЛ, JFET. s: Полярность: P-канал; V (BR) DSS: 30 вольт; rDS (вкл.): 75 Ом; PD: 500 милливатт; Тип упаковки: ПАКЕТ ДЛЯ ПОВЕРХНОСТНОГО КРЕПЛЕНИЯ-3; Количество блоков в ИС: 1.

К. Прадип, Г. Гуге, Т. Пуару, П. Шеер, А. Жуж и др., Систематическая оценка методологий извлечения параметров на основе разделения CV для 28 нм FD-SOI, Микроэлектронные тестовые структуры (ICMTS, стр.1-5, 2017.
URL: https://hal.archives-ouvertes.fr/hal-02050209

К. Прадип, Т. Пуару, П. Шеер, Г. Гуге, А. Жуж и др., Анализ чувствительности глобальной вариабельности CV для 28 нм FD-SOI, Совместный международный семинар EUROSOI и Международная конференция 2017 г., стр.132 -135, 2017.
URL: https://hal.archives-ouvertes.fr/hal-02050213

K. Pradeep, T. Poiroux, P. Scheer, A. Juge, G. Gouget et al., Анализ и моделирование изменчивости процесса на уровне пластины в 28 нм FD-SOI с использованием раздельных измерений CV, Solid-State Electronics, vol. .145, pp.19-28, 2018.
URL: https://hal.archives-ouvertes.fr/hal-01948041

Т. А.? -Кришна-прадип, Т. Каратсори, А. Пуару, П. Жуж, Г. Шеер и др., Анализ изменчивости уровня пластины затвора в усовершенствованных полевых МОП-транзисторах FD-SOI, стр.48, 2018.

, Государственная конференция по исследованиям устройств (ESSDERC), стр. 242-245, 2018.

K. Pradeep, T. Poiroux, P. Scheer, A. Juge, G. Gouget et al., Методология определения характеристик и физическое компактное моделирование глобальной и локальной изменчивости в пластине, IEEE International Electron Devices Meeting (IEDM) 2018, стр. .17-18, 2018.
URL: https://hal.archives-ouvertes.fr/hal-02050415

TA? -Krishna-pradeep, T. Karatsori, A. Poiroux, P. Juge, G. Scheer et al., Анализ и моделирование изменчивости процесса на уровне пластины в усовершенствованных устройствах FD-SOI с использованием данных разделения CV и тока затвора. 2018.

К. Прадип, П. Шеер, А. Жуж, Т. Пуару и Г. Гибодо, Как измерения S-параметров помогают в анализе общей изменчивости в пластинах полевых МОП-транзисторов FD-SOI

К. Прадип, П. Шеер, А. Джуге, Т.Пуару и Г. Гибодо, Изменчивость в пластине в полевых МОП-транзисторах FD-SOI: подробный анализ и статистическое моделирование

К. Прадип, П. Шеер, А. Жуж, Т. Пуару и Г. Гибодо, Моделирование и анализ тока утечки затвора и изменчивости его уровня в полупроводниковых полевых транзисторах FD-SOI.
URL: https: //hal.archives -ouvertes.fr/hal-02321948

Докинз Р., Эгоистичный ген, 2006.

Р. Деннард, Ф. Гэнсслен, Л. Кун и Х. Ю., Проектирование микронных устройств переключения МОП, 1972 г., International Electron Devices Meeting, vol.18, стр. 168–170, 1972.

, Международная дорожная карта для устройств и систем: Краткое изложение, 2017.

М. Уолдроп, Больше, чем Мур, Nature, том 530, выпуск 11, стр 144-148, 2016.

, Международная дорожная карта технологий для полупроводников, техн. респ, 2004.

Р. Уилсон, Маленький грязный секрет: инженеры на форуме дизайнеров недовольны ростом вариаций процесса на уровне кристалла, EE Times, стр.1, 2002.

Л. Дж. Эдгар, Способ и устройство для управления электрическим током, Патент США, т.1, с.175, 1930.

С. Миллман, Историческая инженерия и наука о системе колоколов

O. Heil, Усовершенствования в электрических усилителях и других устройствах и устройствах управления или относящиеся к ним, 1935 г.

, Патент Великобритании 439, стр.457

Б. Джон и У. Х. Браттейн, Трехэлектродный элемент схемы, использующий полупроводниковые материалы, 1950.

, Патент США 2524, стр.35

Дж. Бардин и У. Х. Браттейн, Транзистор, полупроводниковый триод, Physical Review, vol.74, стр 230-231, 1948.

У. Х. Браттейн и Дж. Бардин, Природа прямого тока в точечных германиевых контактах, Physical Review, том 74, стр. 231-232, 1948.

М. Х. Франсуа и В. Генрих, Кристаллическое устройство для управления электрическими токами с помощью твердого полупроводника, 1954.

, патент США 2673, стр. 948

Д. Канг, Поверхностные устройства, индуцированные полем из диоксида кремния и кремния, Конференция по исследованию твердотельных устройств, 1960.

Э. Х. Сноу, А. С.Гроув, Б. Э. Дил и К. Т. Сах, Явления переноса ионов в изолирующих пленках, Журнал прикладной физики, том 36, выпуск 5, стр. 1664-1673, 1965.

С. Сах, Характеристики транзисторов металл-оксид-полупроводник, IEEE Transactions on Electron Devices, том 11, стр. 324-345, 1964.

С. Р. Хофштейн и Ф. П. Хейман, Кремниевый полевой транзистор с изолированным затвором, Труды IEEE, том 51, выпуск 9, стр.1190-1202, 1963.

Х. К. Ихантола, Дж. Л. Молл, Теория конструкции поверхностного полевого транзистора, Твердотельная электроника, т.7, выпуск 6, стр 423-430, 1964.

Ю. Цивидис и К. Макэндрю, Работа и моделирование транзистора Mos, 2011.

Г. Э. Мур, Запихивание большего количества компонентов в интегральные схемы, Электроника, том 38, выпуск 8, стр.114-114, 1965.

, Международная дорожная карта развития технологий для полупроводников (ITRS), 2013 г.

Б. Дорис, М. Ионг, Т. Канарски, Ю. Чжан, Р. А. Рой и др.,

Л. Жамин, В. Ши, и. Натцле, Экстремальное масштабирование с помощью ультратонких Si-канальных МОП-транзисторов, Electron Devices Meeting, 2002.IEDM’02. International, стр. 267-270, 2002.

Х. Вакабаяси, С. Ямагами, Н. Икезава, А. Огура, М. Нарихиро и др., Планарно-объемные устройства размером менее 10 нм, использующие контроль бокового перехода, Electron Devices Meeting, 2003. Технический дайджест IEDM’03, С. 20-27, 2003.

С. Б. Десаи, С. Р. Мадхвапати, А. Б. Сашид, Дж. П. Ллинас, К. Ван и др., Транзисторы MoS2 с длиной затвора 1 нанометр, Science, том 354, стр. 99-102, 2016.

Н. Лубе, Т. Хук, П. Монтанини, К. В. Йунг, С.Канакасабапати и др., Многослойный транзистор с затвором из нанолистов, обеспечивающий масштабирование за пределы Fin-FET, Сборник технических документов — симпозиум по технологии СБИС, том 5, выпуск 1, стр.230-231, 2017.

, Imec и Cadence Tape Out, первый в отрасли тестовый чип с длиной волны 3 нм, стр. 2019-2021, 2018 г.

Ф. Се, А. Пойкерт, Т. Бендер, К. Обермэр, Ф. Верц и др., Квазитвердотельные одноатомные транзисторы, Современные материалы, том 30, выпуск 31, стр.1-8 , 2018.

Г. Бэ, Д. Бэ, М. Канг, С.М. Хван, С. С. Ким и др.,

М. С. Ким, К. Х. Канг, К. Хван, Дж. Парк, Д. Ли и др.,

. Канг, 3-нм технология GAA, включающая мульти-мостовой полевой транзистор для низкоэнергетических и высокопроизводительных приложений, Technical Digest — International Electron Devices Meeting, IEDM, pp.656-659, 2018.

, Международная дорожная карта технологий для полупроводников: резюме, техн. респ, 2011.

Т. Хирамото, От большого объема к FDSOI и кремниевым нанопроволочным транзисторам: проблемы и возможности, 12-я Международная конференция по окончательной интеграции на кремнии, стр.1-2, 2011.

К. Салах, Больше, чем просто CMOS: новые схемы межсоединений и новые архитектуры схем, 19-я конференция IEEE по технологиям упаковки электроники (EPTC), 2017 г., стр. 1-6, 2017.

К. Бернштейн, Р. К. Кавин, В. Пород, А. Сибо и Дж. Велсер, Перспективы устройств и архитектуры для коммутаторов, выходящих за рамки КМОП, Proceedings of the IEEE, vol.98, issue.12, pp.2169-2184, 2010 .

Т. Н. Тайс и Х. П. Вонг, Конец закона Мура: новое начало для информационных технологий, вычислений в науке и технике, т.19, стр.41-50, 2017.

С. Э. Томпсон и С. Партхасарати, Закон Мура: будущее кремниевой микроэлектроники, Материалы сегодня, том 9, выпуск 6, стр. 20-25, 2006.

М. Т. Бор и И. А. Янг, Тенденции масштабирования CMOS и не только, IEEE Micro, том 37, выпуск 6, стр. 20-29, 2017.

Х. Фудзиока, Метод производства полупроводника на изоляторе, 1991. Патент США, том 5, стр.642.

А. Огура, Способ изготовления подложки КНИ, 1999. Патент США, том 5, стр. 297.

г.Баджор и Дж. С. Раби, Использование быстрого термического процесса для изготовления полупроводниковых полупроводников на основе пластинчатой ​​связи, 1988.

, Патент США, том 4, стр.16

М. Брюль, Процесс производства тонких пленок из полупроводниковых материалов, 1994. Патент США, том 5, стр.564.

Т. Йонехара и К. Сакагути, ELTRAN®; Новая технология пластин SOI, Международное японское общество прикладной физики, том 4, выпуск 4, стр. 10–16, 2001.

Накамура Т. Метод формирования структуры КНИ, 1995.Патент США, том 5, стр.180

Т. Б. Хук, Полностью разряженные устройства для разработчиков: FDSOI и FinFET, Труды конференции Custom Integrated Circuits Conference, том 3, стр. 1-7, 2012.

T. A. Karatsori, Электрические характеристики и моделирование усовершенствованных полевых МОП-транзисторов с ультратонким телом и скрытым оксидом в нанометровом масштабе и их применение в моделировании цепей
URL: https://hal.archives-ouvertes.fr/tel-016

, Unversite grenoble alpes, 2017.

Д. Хисамото, В.К. Ли, Дж. Кедзерски, Х. Такеучи, К. Асано и др., FinFET-A самовыравнивающийся МОП-транзистор с двойным затвором, масштабируемый до 20 нм, Транзакции IEEE на электронных устройствах, том 47, выпуск 12, стр. 2320-2325, 2000.

Д. Хисамото, Т. Кага и Э. Такеда, Влияние вертикальной структуры SOI? ÄúDELTA? Äù на технологию планарных устройств, IEEE Transactions on Electron Devices, том 38, выпуск 6, стр. 1419-1424, 1991 .

C. Auth, C. Allen, A. Blattner, D. Bergstrom, M. Brazier et al., 22-нм высокопроизводительная и маломощная КМОП-технология с полностью обедненными трехзатворными транзисторами, самовыравнивающимися контактами и высокой плотностью Конденсаторы MIM, Сборник технических документов — симпозиум по технологии СБИС, стр.131-132, 2003.

В. Мороз, Переход от планарных МОП-транзисторов к плавучим транзисторам и его влияние на конструкцию и вариативность, Труды семинара в Беркли, 2011 г.

А. Конли, Ключевые преимущества и недостатки Finfet и fd-soi, Chip Ex, 2014.

Дж. Франко, Разработка экспериментальной методологии для улучшенной оценки локальной изменчивости в современных КМОП-устройствах
URL: https://hal.archives-ouvertes.fr/tel-01394970

А. Мохсен, А. Харб, Н. Дельтимпл, А.Серхан, 28-нм UTBB FD-SOI против 22-нм Tri-Gate FinFET Обзор: Руководство разработчика? — Часть I, Схемы и системы, том 08, выпуск 04, стр.93-110, 2017.
URL: https://hal.archives-ouvertes.fr/hal-01717702

Н. Плэйнс, О. Вебер, В. Баррал, С. Хендлер, Д. Ноблет и др., 28-нм технологическая платформа FDSOI для высокоскоростных низковольтных цифровых приложений, Сборник технических статей — симпозиум по технологии СБИС, вып. 33, стр.133-134, 2012.

J. Mazurier, O. Weber, F. Andrieu, A. Toffoli, O.Томас и др., Технология FDSOI с ультратонким телом и скрытым оксидом (UTBB) с низкой изменчивостью и возможностью управления питанием для узла 22 нм и ниже, Журнал маломощной электроники, том 8, выпуск 1, стр.125-132 , 2012.

Р. Картер, Дж. Мазурье, Л. Пирро, Дж. У. Сакс, П. Баарс и др., 22-нм технология FDSOI для новых мобильных приложений, Интернета вещей и радиочастотных приложений, 2017.

О. Вебер, Э. Хоссе, Ф. Андриё, А. Кро, Э. Ричард и др.,

X. Gerard, C. Pribat, O.Gourhant, F. Abbate, C. Gaumer et al.,

П. Брун, М. Мелье, А. Пофельски, Л. Р. Клемент, Р. Бингер и др.,

О. Феттерольф, М. Файнот, и. Хаон, 14-нм технология FDSOI для высокоскоростных и энергоэффективных приложений, Сборник технических документов — симпозиум по технологии СБИС, стр 1-2, 2014.

А. Кателин, Решения FD-SOI для интеграции аналоговых, радиочастотных и миллиметровых волн, ESSCIRC 2018 -IEEE 44-я Европейская конференция по твердотельным схемам (ESSCIRC), стр.215-215, 2018.

Д. Хараме, RF FDSOI Technology and Modeling, ESSCIRC 2018 -IEEE 44-я Европейская конференция по твердотельным схемам (ESSCIRC), стр 214-214, 2018.

О. Вебер, FDSOI vs FinFET: дифференциация функций устройств для приложений со сверхнизким энергопотреблением и IoT, Международная конференция IEEE по дизайну и технологиям ИС, 2017 г., стр. 1-3, 2017.

F. D? Äôagostino и D. Quercia, Эффекты короткого канала в МОП-транзисторах, 2000.

Р. Р. Траутман, Ограничения СБИС из-за снижения барьера, вызванного утечкой, Транзакции IEEE на электронных устройствах, т.26, выпуск 4, стр 461-469, 1979.

С.Г. Чемберлен и С. Раманан, Анализ снижения барьеров, вызванный утечкой в ​​устройствах VSLI MOSFET с использованием двумерного численного моделирования, IEEE Transactions on Electron Devices, vol.33, issue.11, pp.1745-1753, 1986.

Д. Эссени, О моделировании ограниченной подвижности шероховатости поверхности в КНИ МОП-транзисторах и ее корреляции с эффективным полем транзистора, IEEE Transactions on Electron Devices, vol.51, issue 3, pp.394-401, 2004.

М.Сонхун Чжин, Т. Фишетти и. Тан, Моделирование рассеяния шероховатости поверхности в сверхтонких КНИ МОП-транзисторах, IEEE Transactions on Electron Devices, том 54, стр 2191-2203, 2007.

Т. Оми, К. Котани, А. Терамото и М. Мияшита, Зависимость подвижности электронного канала от микрошероховатости интерфейса Si-SiO / sub 2 /, IEEE Electron Device Letters, том 12, стр.652-654, 1991 .

Шур М., Устройства и схемы на основе GaAs, 1987.

Д. Флери, Вклад экспериментальных исследований в области переноса в дека-нанометровые размеры технологий КМОП менее 45 нм, 2009 г.

Ю. Лю, М. Луизье, А. Маджумдар, Д. А. Антониадис и М. С. Лундстром, Об интерпретации скорости баллистической инжекции в полевых МОП-транзисторах с большим масштабированием, IEEE Transactions on Electron Devices, vol.59, issue 4, pp.994- 1001, 2012.

К. Мистри, К. Аллен, К. Аут, Б. Битти, Д. Бергстром и др., 45-нанометровая логическая технология с транзисторами с металлическим затвором High-k +, напряженным кремнием, 9 слоями межсоединений из меди, 193-нанометровым сухим рисунком и 100% бессвинцовая упаковка, стр. 247-250, 2007.

, Лекция 29: Производительность и выход процесса

.Доступно, стр.2019-2021

, Доходность и управление доходностью, стр.2019-2021, 2009 г.

А. У. Стронг, Э. Ю. Ву, Р. Воллертсен, Дж. Суне, Г. Роза и др., Механизмы износа надежности в передовых КМОП-технологиях

Дж. Х. Статис и С. Зафар, Нестабильность температуры отрицательного смещения в МОП-устройствах: обзор, Надежность микроэлектроники, том 46, выпуск 2-4, стр. 270-286, 2006.

Ю. Миура, Ю. Матукура, Исследование границы раздела кремний-диоксид кремния с использованием МОП-структуры, Обычные статьи, короткие заметки и обзорные статьи, вып.1. С. 180, 1966.

Д. Нугье, Статистический этюд и моделирование деградации NBTI для технологий CMOS FDSOI и др.

Э. Такеда, Н. Судзуки и Т. Хагивара, Ухудшение производительности устройства из-за инжекции горячих носителей при энергиях ниже энергетического барьера Si-SiO2, Международная конференция по электронным устройствам IEEE, стр. 396-399, 1983.

С. Там, П. Ко и К. Ху, Модель счастливых электронов инжекции горячих электронов в канал в полевых МОП-транзисторах, IEEE Transactions on Electron Devices, vol.31, выпуск 9, стр.1116-1125, 1984.

В. Шокли, Проблемы, связанные с верхними n-переходами в кремнии, Чехословацкий журнал физики, том 11, стр. 81-121, 1961.

Р. Ван-оверстратен, Г. Деклерк и Г. Бру, Влияние флуктуаций поверхностного потенциала на работу МОП-транзистора при слабой инверсии, IEEE Transactions on Electron Devices, vol.20, pp.1154-1158, 1973. .

Р. Киз, Влияние случайности в распределении примесных ионов на пороги полевых транзисторов в интегральной электронике, IEEE Journal of Solid-State Circuits, vol.10, стр 245-247, 1975.

W. Schemmert, G. Zimmer, Пороговая чувствительность ионно-имплантированных m.o.s. транзисторы из-за изменений процесса, Электронные письма, том 10, выпуск 9, стр.151, 1974.

Т. Пуару, М. Винэ, О. Файно, Дж. Видьез, Дж. Лоливье и др., Устройства с несколькими затворами: преимущества и проблемы, Microelectronic Engineering, vol.80, pp.378-385, 2005.

К. Парк, К. Ли, К. Ли, Ю. Х. Бьюн и М. Шур, Унифицированная вольт-амперная модель для длинноканальных nMOSFET-транзисторов, IEEE Transactions on Electron Devices, vol.38, выпуск 2, стр 399-406, 1991.

Д. Фландр, В. Кильчицка и Т. Руденко, Метод GmId для извлечения порогового напряжения, применимый в усовершенствованных полевых МОП-транзисторах с нелинейным поведением выше порогового значения, IEEE Electron Device Letters, том 31, выпуск 9, стр. 930-932, 2010 .

A. Ortiz-conde, FJ García-sánchez, JJ Liou, A. Cerdeira, M. Estrada et al., Обзор последних методов извлечения порогового напряжения MOSFET, Microelectronics Reliability, vol.42, issue.4-5, pp. .583-596, 2002.

Ф.Дж. Санчес, А. Ортис-Конде и Дж. Мучи, Понимание порогового напряжения в полевых МОП-транзисторах с нелегированным корпусом: оценка различных критериев, Надежность микроэлектроники, том 46, выпуск 5-6, стр.731-742, 2006 .

IB Akkez, A. Cros, C. Fenouillet-beranger, F. Boeuf, Q. Rafhay et al., Новый метод извлечения параметров, основанный на измерениях раздельного CV в полевых МОП-транзисторах FDSOI, Solid-State Electronics, vol.84, pp.142 -146, 2013.
URL: https://hal.archives-ouvertes.fr/hal-01002112

Б. Мохамад, Г.Гибаудо, К. Леру, Э. Жоссе и Г. Реймбольд, Полная характеристика CV-характеристик CMOS-устройств на передней и задней панели с использованием технологии FDSOI с 14-нанометровым узлом, 2015 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference, pp.3-5, 2015
URL: https://hal.archives-ouvertes.fr/hal-02049810

К. Прадип, Г. Гуге, Т. Пуару, П. Шеер, А. Жуж и др., Систематическая оценка методологий извлечения параметров на основе разделения CV для 28 нм FD-SOI, Международная конференция по тестовым структурам микроэлектроники (ICMTS), 2017 г. ), стр.1-5, 2017.
URL: https://hal.archives-ouvertes.fr/hal-02050209

K. Pradeep, T. Poiroux, P. Scheer, A. Juge, G. Gouget et al., Анализ и моделирование изменчивости процесса на уровне пластины в 28 нм FD-SOI с использованием раздельных измерений CV, Solid-State Electronics, vol. .145, pp.19-28, 2018.
URL: https://hal.archives-ouvertes.fr/hal-01948041

В. Лю, Х. Цзинь, Дж. Чен, М. Дженг, З. Лю и др., 1999.

Г. Гибодо, С. Брюйер, Т. Девуавр, Б. Десальво и Э. Винсент, Улучшенный метод извлечения толщины оксида в МОП-структурах с помощью ультратонких затворных диэлектриков, IEEE Transactions on Semiconductor Manufacturing, vol.13, выпуск 2, стр 152-158, 2000.

М. Шин, М. Ши, М. Муис, А. Крос, Э. Джосс и др., Метод полного разделения CV для извлечения параметров в ультратонких МОП-устройствах BOX FDSOI, Твердотельная электроника, том 99, стр. 104-107, 2014.
URL: https://hal.archives-ouvertes.fr/hal-01947620

Ф. Сишка и Т. Гнейтинг, RF Mos Measurements, Международный журнал высокоскоростной электроники и систем, том 11, выпуск 4, стр. 887-951, 2000.

Г. Гибаудо, Новый метод извлечения параметров полевого МОП-транзистора, Electronics Letters, vol.24, выпуск 9, с.543, 1988.
URL: https://hal.archives-ouvertes.fr/jpa-00227914

К. Моррен, Б. Крету, Г. Гибаудо и П. Коттин, Новый метод извлечения параметров в полевых МОП-транзисторах глубокого субмикронного диапазона, ICMTS 2000. Труды Международной конференции 2000 года по микроэлектронным тестовым структурам, стр. 181-186, 2000.

Н. Субраманиан, Г. Гибаудо и М. Муис, Извлечение параметров наноразмерных МОП-транзисторов с использованием метода модифицированной функции Y, Труды Европейской конференции по исследованиям твердотельных устройств, т.2010, pp.309-312, 2010.
URL: https://hal.archives-ouvertes.fr/hal-00604302

JB Henry, Q. Rafhay, A. Cros и G. Ghibaudo, Новый метод извлечения параметров MOSFET на основе Y-функции от слабого до сильного диапазона инверсии, Solid-State Electronics, vol.123, pp.84-88, 2016.
URL: https://hal.archives-ouvertes.fr/hal-01947687

Дж. Генри, А. Крос, Дж. Роса, К. Рафхай и Г. Гибаудо, Влияние сопротивления доступа на методологию функции New-Y для извлечения параметров MOSFET в передовой технологии FD-SOI, Международная конференция по тестовым структурам микроэлектроники 2017 г. (ICMTS), стр.1-5, 2017.
URL: https://hal.archives-ouvertes.fr/hal-01959125

Б. Дж. Шеу и П. К. Ко, Метод определения емкости для определения длины канала для обычных полевых МОП-транзисторов и LDD-транзисторов, IEEE Electron Device Letters, том 5, выпуск 11, стр. 491-493, 1984.

Я. Таур, Д. Зичерман, Д. Ломбарди, П. Дж. Рестл, К. Хсу и др., Новый метод сдвига и соотношения для извлечения длины канала mosfet, Письма об электронных устройствах IEEE, том 13, выпуск 5 , pp.267-269, 1992.

Г. Дж. Ху, К. Чанг и Ю.Т. Чиа, Зависимая от напряжения затвора эффективная длина канала и последовательное сопротивление полевых МОП-транзисторов LDD, Транзакции IEEE на электронных устройствах, том 34, выпуск 12, стр.2469-2475, 1987.

Ю. Х. Чанг, Ю. Ф. Ву и К. С. Хо, Простой метод извлечения последовательного сопротивления исток / сток для усовершенствованных полевых МОП-транзисторов, Конференция IEEE по электронным устройствам и твердотельным схемам, 2007 г., стр. 87-90, 2007 г.

Д. Флери, А. Крос, Г. Бидаль, Дж. Роза и Г. Гибаудо, Новый метод определения последовательного сопротивления истока / стока полевых МОП-транзисторов, IEEE Electron Device Letters, vol.30, issue.9, pp.975-977, 2009.
URL: https://hal.archives-ouvertes.fr/hal-00465767

К. Г. Содини, Т. В. Экстедт и Дж. Л. Молл, Накопление заряда и подвижность в тонких диэлектрических МОП-транзисторах, Твердотельная электроника, том 25, выпуск 9, стр. 833-841, 1982.

К. Хуанг и Г. С. Гилденблат, Измерения и моделирование мобильности инверсионного слоя n-канального МОП-транзистора и характеристик устройств в диапазоне температур 60–300 К, IEEE Transactions on Electron Devices, vol.37, выпуск 5, стр.1289-1300, 1990.

Д. Лавлейс, Дж. Коста и Н. Камиллери, Извлечение параметров модели слабого сигнала кремниевых MOSFET-транзисторов, 1994 IEEE MTT-S International Microwave Symposium Digest (Cat. No. 94Ch4389-4), pp.865-868, 1994 г.

Р. Торрес-Торрес, Р. Мерфи-Артеага и С. Декутер, Извлечение последовательного сопротивления MOSFET, зависящее от смещения, из радиочастотных измерений, Electronics Letters, том 39, выпуск 20, с.1476, 2003.

Дж. П. Раскин, Р. Гиллон, Д. В. Чен и Дж.П. Колинг, Точная характеристика КНИ МОП-транзистора на микроволновых частотах для оптимизации производительности устройств и аналогового моделирования, IEEE Transactions on Electron Devices, том 45, выпуск 5, стр 1017-1025, 1998.

А. Бракале, В. Ферле-Кавруа, Н. Фел, Д. Паске, Дж. Л. Готье и др., Новый подход к извлечению параметров малых сигналов КНИ-устройств, Аналоговые интегральные схемы и обработка сигналов, том 25, выпуск 2. , стр 157-169, 2000.

А. Бракале, Д. Паске, Ж. Готье, В. Ферле, Н.Фел и др., Извлечение параметров малых сигналов для кремниевых МОП-транзисторов, 30-я Европейская микроволновая конференция, стр.1-4, 2000 г.

Дж. К. Тиноко и Дж. Раскин, Новая процедура извлечения ВЧ внешних сопротивлений для глубоко субмикронных МОП-транзисторов, Международный журнал численного моделирования: электронные сети, устройства и поля, том 1152, 2009.

К. Кун, К. Кеньон, А. Корнфельд, М. Лю, А. Махешвари и др., Управление изменением процесса в 45-нм технологии Intel CMOS, Intel Technology Journal, vol.12, вып.01, стр.93-110, 2008.

К. Йокояма, А. Йошии и С. Хоригучи, Минимизация пороговой чувствительности короткоканальных полевых МОП-транзисторов с помощью компьютерного моделирования, IEEE Journal of Solid-State Circuits, vol.15, pp.574-579, 1980.

З. Лин, С. Дж. Спанос, Л. С. Милор и Ю. Т. Лин, Чувствительность схемы к изменению межсоединений, IEEE Transactions on Semiconductor Manufacturing, том 11, выпуск 4, стр. 557-568, 1998.

Х. Махмуди, С. Мухопадхьяй и К. Рой, Оценка вариаций задержки из-за случайных флуктуаций примесей в наноразмерных КМОП схемах, Журнал IEEE по твердотельным схемам, вып.40, выпуск 9, стр 1787-1795, 2005.

П. А. Столк, Ф. П. Виддершовен и Д. Б. Клаассен, Моделирование статистических флуктуаций примеси в МОП-транзисторах, IEEE Transactions on Electron Devices, том 45, выпуск 9, стр.1960-1971, 1998.

CH Díaz, HJ Tao, YC Ku, A. Yen и K. Young, Экспериментально подтвержденная аналитическая модель влияния шероховатости линии затвора (LER) на масштабирование технологии, IEEE Electron Device Letters, том 22, выпуск 6 , pp.287-289, 2001.

H.W. Kim, JY Lee, J. Shin, SG Woo, HK Cho et al., Экспериментальное исследование влияния LWR на производительность устройств с длиной волны менее 100 нм, IEEE Transactions on Electron Devices, vol.51, issue.12, С. 1984-1988, 2004.

А. Асенов, С. Кайя и Дж. Х. Дэвис, Колебания внутреннего порогового напряжения в полевых МОП-транзисторах Decanano из-за локальных изменений толщины оксида, IEEE Transactions on Electron Devices, vol.49, issue 1, pp.112-119, 2002.

В. С. Каушик, Б. Дж. О’салливан, Г.Пуртуа, Н. Ван-Хорник, А. Делаби и др., Оценка фиксированных плотностей заряда в гафнийсиликатных диэлектриках затвора, IEEE Transactions on Electron Devices, том 53, выпуск 10, стр.2627-2633, 2006.

Дж. Л. Гавартин, А. Л. Шлугер, А. С. Фостер и Г. И. Берсукер, Роль связанных с азотом дефектов в диэлектрических оксидах с высоким k: исследования функции плотности, Журнал прикладной физики, том 97, выпуск 5, 2005.

С. Наг, А. Чаттерджи, К. Тейлор, И. Али, С. О’брайен и др., Сравнительная оценка диэлектриков, заполняющих зазоры, в неглубокой изоляции траншей для технологий толщиной менее 0,25 мкм, International Electron Devices Meeting, стр. 841-845, 1996.

К. Рим, Дж. Хойт и Дж. Гиббонс, Изготовление и анализ глубоких субмикронных напряженных Si n-МОП-транзисторов, IEEE Transactions on Electron Devices, vol.47, pp.1406-1415, 2000.

А. Симидзу, К. Хачимине, Н. Оки, Х. Охта, М. Когучи и др., Контроль локальных механических напряжений (LMC): новый метод улучшения характеристик КМОП, International Electron Devices Meeting, 2001.

HF Dadgour, K. Endo, VK De, and K. Banerjee, Изменение работы выхода, вызванное ориентацией зерен в наноразмерных транзисторах с металлическим затвором? , выпуск 10, с. 2504-2514, 2010.

К. Бернштейн, Д. Дж. Франк и А. Э. Гаттикер, Высокопроизводительная изменчивость КМОП в режиме 65 нм и выше, Ibm J Res & Dev, том 50, выпуск 4, стр. 433-449, 2006.

А. Жуге, Дж. Франко, Г.Гуге, П. Шеер и Т. Пуару, Проблемы моделирования на уровне устройства для методологии проектирования схем при наличии изменчивости, стр. 2016

, Международная конференция по моделированию полупроводниковых процессов и устройств (SISPAD), стр. 7-14, 2016.

L., Анализ и моделирование явлений рассогласования для усовершенствованных MOSFET, 2016.

Л. Каподечи, годы технологий улучшения разрешения и планы действий на следующее десятилетие, том 6154, стр. 615401, 1996.

р.Бьянки, Г. Буш и О. Ру-дит-Бюиссон, Точное моделирование воздействия механического напряжения, вызванного изоляцией траншеи, на электрические характеристики МОП-транзистора, Встреча электронных устройств, 2002. IEDM’02. International, стр.117-120, 2002.

YM Sheu, KW Su, S. Tian, ​​SJ Yang, CC Wang et al., Моделирование эффекта близости к краю скважины в крупномасштабных полевых МОП-транзисторах, IEEE Transactions on Electron Devices, vol.53, issue.11, pp.2792- 2798, 2006.

Ю. Л. Цанг, С. Чаттопадхьяй, С. Уппал, Э.Двоюродный брат Эскобедо, Х.К. Рамакришнан и др., Моделирование порогового напряжения в CMOS-архитектурах с напряженным Si / Si 1? X Ge x / Si 1? Y Ge y (x? Y), IEEE Transactions on Electron Devices, vol.54, pp. .3040-3048, 2007.

А. Р. Браун, Н. М. Идрис, Дж. Р. Уотлинг и А. Асенов, Влияние детализации металлического затвора на изменчивость порогового напряжения: полномасштабное трехмерное статистическое моделирование, IEEE Electron Device Letters, том 31, выпуск 11, стр. .1199-1201, 2010.

К. Омори, Т.Мацуки, Д. Исикава, Т. Мороока, Т. Аминака и др., Влияние дополнительных факторов на изменчивость порогового напряжения в пакетах затворов металл / высокий k и его уменьшение за счет управления кристаллической структурой и размером зерен в металлических затворах, Технический дайджест -Международная встреча по электронным устройствам, стр. 1-4, 2008 г.

Х. К. Вен, Х. Р. Харрис, К. Д. Янг, Х. Луан, Х. Н. Альшариф и др.,

П. Квонг, Г. Маджи, Б. Х. Берсукер и. Ли, Об кислородном дефиците и быстрых переходных эффектах захвата заряда при высоких? диэлектрики, IEEE Electron Device Letters, vol.27, вып. 12, стр.984-987, 2006.

Т. А. Бруннер, Почему оптическая литография будет жить вечно, Journal of Vacuum Science & Technology B: Microelectronics and Nanometer Structures, vol.21, issue 6, p.2632, 2003.

Х. Фукутоме, Ю. Момияма, Т. Кубо, Ю. Тагава, Т. Аояма и др., Прямая оценка влияния шероховатости края линии затвора на профили удлинения в полевых МОП-транзисторах с длиной волны менее 50 нм, Транзакции IEEE на электронных устройствах , vol.53, issue.11, pp.2755-2763, 2006.

А. Асенов, А.Браун, Дж. Дэвис, С. Кайя и Г. Славчева, Моделирование флуктуаций внутренних параметров в полевых МОП-транзисторах в декананометре и нанометровом масштабе, IEEE Transactions on Electron Devices, vol.50, pp.1837-1852, 2003.

Х. С. Вонг, Ю. Таур и Д. Дж. Франк, Эффекты дискретного случайного распределения примеси в полевых МОП-транзисторах нанометрового масштаба, Надежность микроэлектроники, том 38, стр. 1447-1456, 1998.

С. Ан, Дж. А. Фесслер, Стандартные ошибки оценок среднего, дисперсии и стандартного отклонения, стр.1-2, 2003.

О. Дж. Пилиадо, Дж. Кастанеда, А. Джуге и Г. Гибаудо, Методика определения характеристик локальной систематической изменчивости полевых МОП-транзисторов при наличии статистической изменчивости, Журнал маломощной электроники, том 10, стр.127-136, 2014.

К. М. Меззомо, М. Марин, К. Лейрис и Г. Гибаудо, Улучшение измерения рассогласования с использованием тестовых структур Кельвина в конфигурации пары транзисторов в технологии полевых МОП-транзисторов размером менее ста нанометров, Международная конференция IEEE по микроэлектронным тестовым структурам, стр.62-67, 2009.
URL: https://hal.archives-ouvertes.fr/hal-00603793

Г. Кастанеда, А. Жуге, Г. Гибаудо и Б. Борот, Тестовые структуры для мониторинга промежуточных вариаций при наличии статистической случайной изменчивости, Международная конференция IEEE по тестовым структурам микроэлектроники, 2012.

Х. Айкава, Т. Сануки, А. Саката, Э. Морифудзи, Х. Йошимура и др., Компактная модель для изменчивости, зависящей от компоновки, Technical Digest — International Electron Devices Meeting, IEDM, pp.1-4, 2009.

К. Цянь, Б. Николи и К. Дж. Спанос, Иерархическое моделирование пространственной изменчивости на примере 45 нм, том 7275, стр.727505, 2009.

С. Маковеев, Б. Эсфех, Ф. Андрие, Дж. Раскин, Д. Фландр и др., Оценка глобальной изменчивости полевых МОП-транзисторов UTBB в подпороговом режиме, Журнал маломощной электроники и приложений, том 4, выпуск 3 , стр.201-213, 2014.

Б. Николич и Л. Панг, Измерения и анализ изменчивости процесса в 90-нм CMOS, 8-я Международная конференция по технологиям полупроводников и интегральных схем, стр.505-508, 2006.

М. Дж. Пелгром, А. К. Дуинмайер и А. П. Велберс, Соответствующие свойства МОП-транзисторов, IEEE Journal of Solid-State Circuits, vol.24, issue 5, pp. 1433-1439, 1989.

Х. Туинхаут, Дизайн соответствующих тестовых структур, Труды Международной конференции IEEE 1994 года по микроэлектронным тестовым структурам, том 7, стр. 21-27, 1994.

А. Катиньоль, С. Бордес, К. Рочеро и Г. Гибаудо, От согласованных тестовых структур MOSFET к использованию согласованных данных: необычная задача, Международная конференция IEEE по микроэлектронным тестовым структурам, стр.230-233, 2007.

Т. Б. Хук, М. Винет, Р. Мерфи, С. Понот и Л. Гренуйе, Согласование транзисторов и изменение толщины кремния в технологии ETSOI, Встреча электронных устройств, IEDM, 2011.

Дж. Мазурье, О. Вебер, Ф. Андриё, Ф. Аллен, Л. Тости и др., Изменчивость тока стока и корреляции параметров MOSFET в планарной технологии FDSOI, Технический дайджест — Международная конференция по электронным устройствам, IEDM, стр. 575- 578, 2011.

С. Читрашекарайя, С. Гуо, Р. Герберхольц, Д.Вигар и М. Редфорд, Адресные тестовые структуры для анализа изменчивости MOSFET, Международная конференция IEEE по микроэлектронным тестовым структурам, 2012 г., том 44, стр. 31-35, 2012 г.

Р. Леффертс и К. Якубец, Интегрированная тестовая микросхема для полной характеристики и мониторинга КМОП-технологии 0,25 мкм, которая вписывается в пять структур линий разметки 150 мкм на 5000 мкм, Международная конференция по микроэлектронным тестовым структурам, стр. 3-63, 2003 г. .

Н. Идзуми, Х. Одзаки, Ю. Накагава, Н.Касаи и Т. Арикадо, Оценка изменений свойств транзисторов внутри микросхем на пластинах 300 мм с использованием новой тестовой структуры массива MOSFET, IEEE Transactions on Semiconductor Manufacturing, том 17, выпуск 3, стр 248-254, 2004.

М. Картикеян, А. Гасасира, С. Фокс, Г. Йерик, М. Холл и др., Разработка и использование небольших адресных массивов для мониторинга технологического окна в 65-нм производстве, Международная конференция IEEE по микроэлектронным тестовым структурам, стр.135 -139, 2007.

К.Терада, Н. Хигучи и К. Цуджи, Пересмотр изменчивости порогового напряжения, оцененной с помощью массива ячеек парных транзисторов, Международная конференция IEEE по микроэлектронным тестовым структурам, стр.108-111, 2013.

А. Крос, Т. Кемераис, А. Баджолет, Ю. Карминати, П. Нормандон и др., Анализ влияния процесса на локальную изменчивость благодаря адресным массивам транзисторов, Международная конференция IEEE по микроэлектронным тестовым структурам, стр. 233-237 , 2014.

Р. Лавьевиль, Т.Каратсори, К. Теодору, С. Барро, К. Димитриадис и др., Статистическая характеристика локальной и глобальной изменчивости тока стока в pMOSFET Si / SiGe Trigate размером менее 15 нм, стр. 142–145, 2016 г.
URL: https: // hal.archives-ouvertes.fr/hal-02002267

Э. Иоаннидис, С. Хендлер, Э. Хосе, Н. Плэйнс и Г. Гибаудо, Характеристика и моделирование локальной изменчивости тока стока в 28- и 14-нм полевых МОП-транзисторах FDSOI, Твердотельная электроника, том 118, стр. 4- 11, 2016.
URL: https: //hal.archives-ouvertes.fr / hal-01947676

EG Ioannidis, CG Theodorou, S. Haendler, E. Josse, CA Dimitriadis et al., Impact of Source? Äì Drain Series Resistance on Drain Current Mismatch in Advanced Full Depleted SOI n-MOSFETs, IEEE Electron Device Letters, vol.36 , выпуск 5, стр.433-435, 2015.
URL: https://hal.archives-ouvertes.fr/hal-01947636

Т. А. Карацори, К. Г. Теодору, Э. Хосе, К. А. Димитриадис и Г. Гибаудо, Характеристика всех рабочих областей и моделирование тока стока и затвора. БИБЛИОГРАФИЯ Несовпадение 14-нм полностью разряженных полевых МОП-транзисторов на основе SOI, Транзакции IEEE на электронных устройствах, вып.64, стр.2080-2085, 2017.

С. К. Саха, Моделирование компактных полевых МОП-транзисторов для проектирования схем СБИС с учетом изменчивости процесса, IEEE Access, том 2, стр. 104-115, 2014.

С. К. Саха, Изменчивость процесса моделирования в масштабируемой КМОП-технологии, IEEE Design and Test of Computers, vol.27, issue 2, pp.8-16, 2010.

С. Муданай, Преодоление проблемы вариаций, Краткий курс IEDM, 2018.

А. Дхарчоудхури и С. М. Канг, Анализ наихудшего случая и оптимизация характеристик СБИС, Транзакции IEEE по автоматизированному проектированию интегральных схем и систем, вып.14, выпуск 4, стр 481-492, 1995.

К. Сингхал и В. Висванатан, Статистические модели устройств из файлов наихудшего случая и данных электрических испытаний, IEEE Transactions on Semiconductor Manufacturing, том 12, выпуск 4, стр. 470-484, 1999.

Дж. Чен, К. Ху, К. Ван, П. Бендикс и А. Капур, статистическое моделирование на основе E-T и методологии моделирования компактных статистических схем, International Electron Devices Meeting, стр. 635-638, 1996.

Г. Раппич, Э. Зеебахер, М. Кохер, Э.Штадлобер, SPICE-моделирование изменения процесса с использованием угловых моделей глубины расположения, IEEE Transactions on Semiconductor Manufacturing, том 17, выпуск 2, стр.201-213, 2004.

К. Пирсон, О линиях и плоскостях, наиболее приближенных к системам точек в пространстве, Лондонский, Эдинбургский и Дублинский философский журнал и журнал науки, издание 2, стр. 559-572, 1901.

К. Такеучи и М. Хейн, Статистическое извлечение параметров компактной модели путем прямой подгонки к вариациям, IEEE Transactions on Electron Devices, vol.55, вып. 6, стр. 1487-1493, 2008 г.

К. К. Макэндрю, Дж. Бейтс, Р. Т. Ида и П. Дреннан, Эффективное статистическое моделирование BJT, почему? это больше, чем Ic / Ib, Совещание по биполярным / BiCMOS схемам и технологиям, стр.28-31, 1997.

Н. Д. Арора, Модели MOSFET для моделирования схем СБИС: теория и практика, 2012.

К. Макандрю, X. Ли, И. Стеванович и Г. Гилденблат, Обратное распространение дисперсии: вы ее измеряете, bpv может это моделировать !, IEEE / ACM Workshop on Compact Variability Modeling (CVM), 2008.

CC Mcandrew, X. Li, I. Stevanovi? И G. Gildenblat, Расширения для обратного распространения дисперсии для статистического моделирования, IEEE Design and Test of Computers, vol.27, issue 2, pp.36-43, 2010 .

Я. Ченг и К. Ху, моделирование MOSFET и пользователь BSIM3?

Р. В. Даттон, Моделирование процесса проектирования и производства кремниевых интегральных схем, IEEE Transactions on Electron Devices, том 30, выпуск 9, стр 968-986, 1983.

Т. Шима, Х. Ямада, Р.Л. Данг, Система моделирования полевых МОП-транзисторов с помощью таблицы с использованием двухмерного симулятора устройства и монотонной кусочно-кубической интерполяции, Транзакции IEEE по автоматизированному проектированию интегральных схем и систем, том 2, выпуск 2, стр.121-126 , 1983.

С. Лю, Унифицированная CAD-модель для МОП-транзисторов, 1982.

Д. П. Фоти, Моделирование полевых МОП-транзисторов с помощью SPICE: принципы и практика

Г. Гилденблат, Х. Ли, В. Ву, Х. Ван, А. Джа и др., PSP: усовершенствованная модель полевого МОП-транзистора на основе поверхностного потенциала для моделирования цепей, IEEE Transactions on Electron Devices, vol.53, стр.1979-1993, 2006.

М. Миура-маттауш, Х. Уэно, М. Танака, Х. Маттауш, С. Кумаширо и др., HiSIM: модель полевого МОП-транзистора для имитации схемы, соединяющей характеристики схемы с технологией, Встреча International Electron Devices 2002, том 21, С. 109-112, 2002.

Т. Пуару, О. Розо, С. Мартини, П. Шеер, С. Пьюджет и др., UTSOI2: Полная физическая компактная модель для UTBB и независимых полевых МОП-транзисторов с двойным затвором, Технический дайджест — Международная конференция по электронным устройствам, IEDM, стр. .324-327, 2013.

М. Шротер и А. Чакраворти, Моделирование компактных иерархических биполярных транзисторов с помощью HICUM

Д. Б. Клаассен, MOS-МОДЕЛЬ 9 от физики к уравнениям, техн. респ, 1997.

Дж. Уоттс, К. Макэндрю, К. Энц и А. Ал, Усовершенствованные компактные модели для полевых МОП-транзисторов, стр. 3–12, 2005.

М. А. Махер и К. А. Мид, Физическая модель с управляемым зарядом для МОП-транзисторов, Перспективные исследования в СБИС. Труды Стэнфордской конференции 1987 г., стр 211-229, 1987.

CC Enz, F. Krummenacher и EA Vittoz, Аналитическая модель МОП-транзистора, действующая во всех регионах эксплуатации и предназначенная для низковольтных и слаботочных приложений, Аналоговые интегральные схемы и обработка сигналов, том 8, стр.83-114, 1995 г.

Г. Гилденблат, Т. Л. Чен, X. Гу, Х. Ван и X. Цай, SP: усовершенствованная модель компактного полевого МОП-транзистора на основе поверхностного потенциала, Proceedings of the IEEE 2003, vol.39, pp.233-240, 2003.

Г. Гилденблат, Х. Ли, Х. Ван, В. Ву, Р.Van-langevelde et al.,

Д. Б. Смит и. Клаассен, Введение в модель PSP MOSFET, Технические материалы семинара 2005 г. по компактному моделированию, стр. 19-24, 2005 г.

Т. Пуару, О. Розо, П. Шеер, С. Мартини, М. Джод и др., Leti-UTSOI2.1: Компактная модель для технологий UTBB-FDSOI — Часть II: Описание модели постоянного и переменного тока, транзакции IEEE на электронных устройствах, том 62, выпуск 9, стр.2760-2768, 2015.

Т. Пуару, О. Розо, П. Шеер, С. Мартини, М. А. Жод и др., Leti-UTSOI2.1: Компактная модель для технологий UTBB-FDSOI — Часть I: Аналитическая модель интерфейсных возможностей, IEEE Transactions on Electron Devices, том 62, выпуск 9, стр. 2751-2759, 2015.

О. Розо, М. А. Жод, Т. Пуару и М. Беносман, Модель ультратонкого полностью обедненного КНИ МОП-транзистора на основе поверхностного потенциала для моделирования ИС, Труды Международной конференции КНИ IEEE, стр. 1-22, 2011.

А. Ортис-Конде, Ф. Дж. Гарсиа-Санчес и М. Гусман, Точное аналитическое решение поверхностного потенциала канала как явной функции напряжения затвора в полевых МОП-транзисторах с нелегированным корпусом с использованием W-функции Ламберта и определения порогового напряжения на ее основе, Solid- Государственная электроника, т.47, выпуск 11, стр 2067-2074, 2003.

Л. В. Нагель и Д. Педерсон, Spice (программа моделирования с упором на интегральные схемы), 1973.

С. М. Сзе, К. К. Нг, Физика полупроводниковых приборов, 2006.

А. Хакифируоз, К. Ченг, П. Кулькарни, Дж. Кай, С. Понот и др., Проблемы и возможности КМОП-технологии с очень тонким SOI (ETSOI) для будущих малопотребляющих и универсальных приложений системы на кристалле, Материалы Международного симпозиума 2010 г. по технологии, системе и применению СБИС, стр.110-111, 2010.

A. Tsormpatzoglou, CA Dimitriadis, R. Clerc, G. Pananakakis и G. Ghibaudo, Модель порогового напряжения для короткоканальных нелегированных симметричных полевых МОП-транзисторов с двумя затворами, IEEE Transactions on Electron Devices, vol.55, issue.9, pp. .2512-2516, 2008.
URL: https://hal.archives-ouvertes.fr/hal-00391604

Т. К. Чианг и М. Л. Чен, Новая аналитическая модель порогового напряжения для симметричных полевых МОП-транзисторов с двумя затворами и диэлектриками затвора с высоким k, Solid-State Electronics, vol.51, выпуск 3, стр 387-393, 2007.

JP Noel, O. Thomas, MA Jaud, O. Weber, T. Poiroux et al., Архитектура устройств Multi-VT UTBB FDSOI для схемы CMOS малой мощности, Транзакции IEEE на электронных устройствах, том 58, выпуск 8, С. 2473-2482, 2011.

М. Шарбонье, К. Леру, В. Коснье, П. Бессон, Э. Мартинес и др., Измерение диполей / спада / работы выхода путем объединения CV и IPE и изучение их зависимости от процесса изготовления, IEEE Transactions. на электронных устройствах, т.57, выпуск 8, стр.1809-1819, 2010.
URL: https://hal.archives-ouvertes.fr/hal-00596197

C. Suarez-segovia, Электрические и физико-химические характеристики процессов металлического затвора для модуляции работы выхода и снижения локальной изменчивости VTH в технологиях 14FDSOI
URL: https://hal.archives-ouvertes.fr/tel-01288566

Г. Берсукер, К. С. Парк, Х. Вен, К. Чой, Дж. Прайс и др., Происхождение явления спада напряжения плоской полосы в стеках затвора металл / высокий k, IEEE Transactions on Electron Devices, vol.57, выпуск 9, с. 2047-2056, 2010.

К. Сираиси, Ю. Акасака, С. Миядзаки, Т. Накаяма, Т. Накаока и др., Универсальная теория рабочих функций на интерфейсах металл / высокочастотный диэлектрик — руководящие принципы для выбора металла затвора, Встреча по электронным устройствам , pp.39-42, 2005.

К. Ивамото, Ю. Камимута, А. Огава, Ю. Ватанабе, С. Мигита и др., Экспериментальные данные о сдвиге напряжения плоской полосы в устройствах с высоким k металл-оксид-полупроводник из-за образования диполей на высоких частотах. Интерфейс kSi O2, Письма по прикладной физике, т.92, вып.13, стр.1-4, 2008.

П. Д. Кирш, П. Сивасубрамани, Дж. Хуанг, С. Д. Янг, М. А. Кеведо-лопес и др., Дипольная модель, объясняющая настройку порогового напряжения полевого транзистора с высоким k / металлическим затвором, Applied Physics Letters, vol.92, issue.9 , стр.1-4, 2008.

Дж. Мазурье, О. Вебер, Ф. Андрие, Ф. Аллен, Л. Тости и др., Изменчивость тока стока и корреляции параметров MOSFET в планарной технологии FDSOI, Технический дайджест — Международная конференция по электронным устройствам, IEDM, стр.575-578, 2011.

А. Пол, А. Брайант, Т. Б. Хук, С. К. Йех, В. Каминени и др., Всестороннее исследование изменчивости эффективного тока и корреляции параметров полевых МОП-транзисторов в 14-нм многоярусных полевых транзисторах с КНИ, Технический дайджест — Международная конференция по электронным устройствам, стр. 361-364, 2013.

А. Р. Браун и А. Асенов, Флуктуации емкости в объемных полевых МОП-транзисторах из-за случайных дискретных примесей, Журнал вычислительной электроники, том 7, выпуск 3, стр.115-118, 2008.

М. Кассе, Л.Тевенод, Б. Гийомо, Л. Тости, Ф. Мартин и др., Транспортировка носителей в полевых МОП-транзисторах HfO2 / металлический затвор: физическое понимание критических параметров, IEEE Transactions on Electron Devices, vol.53, issue 4, pp.759- 768, 2006.

С. Сайто, Д. Хисамото, С. Кимура и М. Хиратани, Унифицированная модель мобильности для стеков затворов с высоким k, Electron Devices Meeting, 2003. Технический сборник IEDM ’03. IEEE International, 2003 г.

М. В. Фишетти, Д. А. Ноймайер, Э. А. Картье, Эффективная подвижность электронов в инверсионных слоях Si в металле? — оксид? — полупроводниковых системах с высоким? изолятор: роль рассеяния удаленных фононов, J.Прил. Phys, vol.90, issue.99048, p.4587, 2001.

Ю. М. Нике, И. Дюшемен, В. Нгуен, Ф. Триозон и Д. Ридо, Рассеяние на удаленной шероховатости поверхности в устройствах с полностью обедненным кремнием на изоляторе с высоким? / Стеки затворов SiO 2, Applied Physics Letters, vol.106, p.23508, 2015.
URL: https://hal.archives-ouvertes.fr/hal-01616548

К. Учида, Дж. Кога и С. Такаги, Экспериментальное исследование подвижности электронов в сверхтонких полевых транзисторах кремний-на-изоляторе металл-оксид-полупроводник, Журнал прикладной физики, вып.102, вып.7, с.74510, 2007.

Л. Донетти, Ф. Гамиз, Дж. Б. Рольдан и А. Годой, Удержание акустических фононов в кремниевых нанослоях: влияние на подвижность электронов, Журнал прикладной физики, том 100, стр. 13701, 2006.

К. Учида и С. Такаги, Рассеяние носителей, вызванное флуктуацией толщины пленки кремний-на-изоляторе в сверхтонких полевых транзисторах металл-оксид-полупроводник, Applied Physics Letters, vol.82, issue.17, pp.2916- 2918, 2003.

Дж. Робертсон и Р.М. Уоллес, Материалы High-K и металлические ворота для приложений CMOS, Материаловедение и инженерия R: Отчеты, том 88, стр. 1-41, 2015.

Н. Д. Арора и Г. С. Гилденблат, Полуэмпирическая модель мобильности инверсионного слоя MOSFET для работы при низких температурах, IEEE Transactions on Electron Devices, том 34, выпуск 1, стр 89-93, 1987.

К. Прадип, Т. Пуару, П. Шеер, А. Жуж, Г. Гуге и др., Методология определения характеристик и компактное физическое моделирование глобальной и локальной изменчивости в пластине, 2018 IEEE International Electron Devices Meeting (IEDM), 2018 .
URL: https://hal.archives-ouvertes.fr/hal-02050415

Ф. Балестра, С. Кристоловяну, М. Бенашир, Дж. Брини и Т. Элева, Кремний-на-изоляторе с двойным затвором и инверсией объема: новое устройство с значительно улучшенной производительностью, IEEE Electron Device Letters, т. 8, выпуск 9, стр 410-412, 1987.

М. Шин, М. Ши, М. Муис, А. Крос, Э. Джосс и др., Определение характеристик подвижности магнитосопротивления в усовершенствованных полевых МОП-транзисторах FD-SOI, Твердотельная электроника, том 103, стр.229-235 , 2015.
URL: https://hal.archives-ouvertes.fr/hal-01947629

Ю. Миура и Ю. Матукура, Исследование границы раздела кремний-диоксид кремния с использованием МОП-структуры, Обычные статьи, короткие заметки и обзорные статьи, том 1, с.180, 1966.

Р. Энтнер, Моделирование и моделирование нестабильности температуры отрицательного смещения, 2007.

К. Беннамейн, Г. Гибаудо, К. Фенуйе-беранжер, Ф. Балестра, И. Бен-Аккез и др., Эффекты связи подвижности из-за удаленного кулоновского рассеяния в тонкопленочных устройствах FD-SOI CMOS, Electronics Letters, vol. .49, issue.7, pp.490-492, 2013.
URL: https://hal.archives-ouvertes.fr/hal-00994288

К. Хуэ, Дж. Сен-Мартин, А. Бурнель, Д. Кверлиоз и П. Дольфус, Влияние сопротивления доступа на видимое снижение подвижности в нано-МОП-транзисторах, Труды 10-й Международной конференции по предельной интеграции кремния, стр. .35-38, 2009.

М. Зилли, Д. Эссени, П. Палестри и Л. Селми, О кажущейся подвижности в нанометрических n-МОП-транзисторах, Письма об электронных устройствах IEEE, том 28, выпуск.11, стр 1036-1039, 2007.

М. Шур, Низкая баллистическая подвижность в субмикронных HEMT, Письма об электронных устройствах IEEE, том 23, стр. 511-513, 2002.

W. Chaisantikulwat, M. Mouis, G. Ghibaudo, C. Gallon, C. Fenouillet-beranger и др., Метод магнитосопротивления для извлечения подвижности в короткоканальных транзисторах FDSOI, Труды ESSDERC 2005: 35-я Европейская конференция по исследованиям твердотельных устройств , pp.569-572, 2005.
URL: https://hal.archives-ouvertes.fr/hal-00145518

Ф.Месье, Ю. Дени, Д. Ридо, В. Кенетт, Г. Гуге и др., Важность спейсерной области для объяснения коллапса подвижности коротких каналов в технологиях 28 нм Bulk и FDSOI, Европейская конференция по исследованиям твердотельных устройств, стр. 254-257, 2014.
URL: https://hal.archives-ouvertes.fr/hal-02049192

D. Rideau, F. Monsieur, O. Nier, YM Niquet, J. Lacord et al., Экспериментальное и теоретическое исследование «кажущейся» деградации подвижности в устройствах Bulk и UTBB-FDSOI: фокус на сопротивлении ближней спейсерной области , Международная конференция по моделированию полупроводниковых процессов и устройств, SISPAD, vol.1, стр.101-104, 2014.

П. Дреннан и К. Макэндрю, Международная конференция по электронным устройствам, стр. 167-170, 1999.

Т. Пуару, О. Розо, С. Мартини и М. Жод, Leti -UTSOI 2.2.0 User’s Manual, 2016.

Т. Пуару, П. Шеер, А. Жуж и М. Винет, Мультимасштабная статистически коррелированная изменчивость: унифицированная модель для автоматизированного проектирования, IEEE Transactions on Electron Devices, vol.62, issue.11, pp.3605- 3612, 2015.

К. Аут, А. Каппеллани, Дж. Чун, А.Далис, А. Дэвис и др., 45 нм High-k + транзисторы с усиленной деформацией с металлическим затвором, стр.128-129, 2008.

Д. А. Неймен, Физика полупроводников и приборы, том 9, 2006.

Р. Х. Фаулер и Л. Нордхейм, Эмиссия электронов в интенсивных электрических полях, Труды Королевского общества A: математические, физические и инженерные науки, том 119, стр. 173-181, 1928.

Дж. К. Рануарес, М. Дин и К. Чен, Обзор туннельного тока затвора в МОП-устройствах, Microelectronics Reliability, vol.46, стр. 1939-1956, 2006.

Дж. Г. Симмонс, Электрический туннельный эффект между разнородными электродами, разделенными тонкой изолирующей пленкой, Журнал прикладной физики, том 34, стр. 2581-2590, 1963.

Дж. Г. Симмонс, Обобщенная формула для электрического туннельного эффекта между аналогичными электродами, разделенными тонкой изолирующей пленкой, Журнал прикладной физики, том 34, выпуск 6, стр. 1793-1803, 1963.

Г. Дарбанди, Ф. Лайм, А. Кердейра, М. Эстрада, И. Гардуньо и др., Исследование потенциального high-k диэлектрика для полевых МОП-транзисторов UTB с использованием аналитического моделирования туннельной утечки затвора, Semiconductor Science and Technology, vol. .26, с.115002, 2011.

Ю. Чжао и М. Х. Уайт, Моделирование прямого туннельного тока через межфазный оксид и стеки затворов с высоким K, Твердотельная электроника, том 48, стр. 1801-1807, 2004.

Г. Дарбанди, Р. Ритценталер, Ф. Лайм, И. Гардуньо, М. Эстрада и др., Аналитическое моделирование туннельной утечки затвора для определения адекватных диэлектриков high-k в КНИ МОП-транзисторах с двумя затворами на длине волны 22 нм. узел, Твердотельная электроника, том 54, выпуск 10, стр 1083-1087, 2010.

г.Darbandy, J. Aghassi, J. Sedlmeir, U. Monga, I. Garduño и др., Компактное моделирование в зависимости от температуры туннельного тока утечки затвора в полевых МОП-транзисторах с двойным затвором, Solid-State Electronics, vol.81, pp.124-129, 2013.

Р. Клерк, П. О’салливан, К.Г. Маккарти, Г. Гибаудо, Г. Пананакакис и др., Физическая компактная модель для прямого туннелирования из инверсионных слоев NMOS, Твердотельная электроника, том 45, выпуск 10, С. 1705-1716, 2001.

А. М. Никнеяд, Лекция 11: МОП-транзистор, стр.2019-2021, 2003.

Э. Дж. Гамбель, Статистика крайностей. Курьерская корпорация, 2012 г.

М. Р. Шпигель, Обзор статистики Шаума

, Введение в STAT 414/415

. Доступно, стр.2019-2021

А. Баррон, Случайные переменные, стр.2019-2021

, Статистика Как: статистика для всех нас!

. Доступно, стр.2019-2021

% PDF-1.4 % 1 0 объект > эндобдж 8 0 объект >> эндобдж 2 0 obj > эндобдж 3 0 obj > эндобдж 4 0 obj > транслировать 2020-04-14T16: 21: 48 + 02: 002020-04-14T16: 21: 48 + 02: 002020-04-14T16: 21: 48 + 02: 00Adobe InDesign 15.0 (Macintosh) uuid: c8b01613-c4cf-c143-9594-8def00097c2axmp.did: 5820f0ea-7102-441c-8045-d21f4e116a87xmp.id: 0c6ccf59-cdb2-45eb-aaceign-51052df-приложение inproperty / приложение indesign-aace2-51052: pdf / pdfAdobe InDesign 15.0 (Macintosh) / 2020-04-14T16: 21: 48 + 02: 00 xmp. конечный поток эндобдж 5 0 obj > эндобдж 6 0 obj > эндобдж 7 0 объект > эндобдж 9 0 объект > эндобдж 10 0 obj > эндобдж 11 0 объект > эндобдж 12 0 объект > эндобдж 13 0 объект > эндобдж 14 0 объект > эндобдж 15 0 объект > эндобдж 16 0 объект > эндобдж 17 0 объект > эндобдж 18 0 объект > эндобдж 19 0 объект > эндобдж 20 0 объект > эндобдж 21 0 объект > эндобдж 22 0 объект > эндобдж 23 0 объект > эндобдж 24 0 объект > эндобдж 25 0 объект > эндобдж 26 0 объект > эндобдж 27 0 объект > эндобдж 28 0 объект > эндобдж 29 0 объект > эндобдж 30 0 объект > эндобдж 31 0 объект > эндобдж 32 0 объект > эндобдж 33 0 объект > эндобдж 34 0 объект > эндобдж 35 0 объект > эндобдж 36 0 объект > эндобдж 37 0 объект > эндобдж 38 0 объект > эндобдж 39 0 объект > эндобдж 40 0 объект > эндобдж 41 0 объект > эндобдж 42 0 объект > эндобдж 43 0 объект > эндобдж 44 0 объект > эндобдж 45 0 объект > эндобдж 46 0 объект > эндобдж 47 0 объект > эндобдж 48 0 объект > эндобдж 49 0 объект > эндобдж 50 0 объект > эндобдж 51 0 объект > эндобдж 52 0 объект > эндобдж 53 0 объект > эндобдж 54 0 объект > эндобдж 55 0 объект > эндобдж 56 0 объект > эндобдж 57 0 объект > эндобдж 58 0 объект > эндобдж 59 0 объект > эндобдж 60 0 объект >> эндобдж 61 0 объект >> эндобдж 62 0 объект > эндобдж 63 0 объект > транслировать HW] o # K} ǵN w H

uc S1 $ pAMRU է NͷIm / j = C / ~ L39 ߷} y}}] ;; ǵ # ko r ޤ lsJ | ح Q_6:> uP_vax Գ ZO \ 6GT ݮ xm ~ wQ7’mL-ArSw; Oiԗ; B [^ Lf83 1k $; 72Gsni;% 1 / mVǷ # R9n = 1 ‘Ž \ e + tt (KN: a? | O9N? L6S -> J # wjF_ ֆ K5ʆyx օ Uh

.

Оставить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *